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龙图腾网恭喜广州鸿威技术有限公司申请的专利一种FPGA数字滤波器及其实现方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN111277242B 。

龙图腾网通过国家知识产权局官网在2025-03-14发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202010221510.7，技术领域涉及：H03H17/02；该发明授权一种FPGA数字滤波器及其实现方法是由王孝洪;周鑫东;江树人;黄淇松;张波设计研发完成，并于2020-03-26向国家知识产权局提交的专利申请。

本一种FPGA数字滤波器及其实现方法在说明书摘要公布了：本发明公开了一种FPGA数字滤波器及其实现方法，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；所述寄存器组包括四个串联连接的寄存器，高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中。本发明滤波器资源占用少，输出不会有较大的延迟。

本发明授权一种FPGA数字滤波器及其实现方法在权利要求书中公布了：1.一种FPGA数字滤波器，其特征在于，包括三重积分器、寄存器组、加减组合逻辑电路、计时器及数据输出电路；具体连接为：三重积分器的输入端与输入信号连接，三重积分器的输出端与寄存器组的输入端连接，所述寄存器组的输出端与加减组合逻辑电路的输入端连接，加减组合逻辑电路的输出端与数据输出电路连接；所述寄存器组包括四个串联连接的寄存器；高频时钟信号分别与计时器、数据输出电路、寄存器组及三重积分器连接，所述计时器的输出信号分别与四个寄存器的使能端连接，每隔相同时间存储数据到寄存器组中；所述加减组合逻辑电路包括两个三输入的加法器及一个四输入的加减法器中；其中两个寄存器的输出端与两个三输入加法器连接，放大三倍后与另外两个寄存器的输出信号输入到一个四输入的加减法器中，得到输出结果；所述三重积分器由三个串联累加器构成。

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