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龙图腾网恭喜上海创景信息科技股份有限公司申请的专利支持高速率SpaceWire总线DS解码优化方法及系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119166575B 。

龙图腾网通过国家知识产权局官网在2025-03-18发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411658527.3，技术领域涉及：G06F13/42；该发明授权支持高速率SpaceWire总线DS解码优化方法及系统是由孔祥雷;陆发忠;李悦坤;秦炜设计研发完成，并于2024-11-20向国家知识产权局提交的专利申请。

本支持高速率SpaceWire总线DS解码优化方法及系统在说明书摘要公布了：本发明提供了一种支持高速率SpaceWire总线DS解码优化方法及系统，包括：同步采样模块、偏斜抖动误差补偿模块、异步缓存模块和DS解码模块；同步采样模块经三次信号锁存，将输入DS信号同步到系统采样时钟，传入偏斜抖动误差补偿模块进行数据采样补偿，判断数据有效标志位后传入DS解码模块和异步缓存模块；异步缓存模块移位缓存，转换存储并标志数据有效长度；DS解码模块解码，进行串行化移位操作，输出数据字、控制字。本发明实现三级同步采样，减少信号的竞争冒险风险；总线高速率，能够实现总线200Mbps~400Mbps的解码功能；对DS信号抖动及偏斜造成的采样误差采样补偿，同时采用优化的DS解码算法，解决因信号的抖动和偏斜等问题造成的解码错误。

本发明授权支持高速率SpaceWire总线DS解码优化方法及系统在权利要求书中公布了：1.一种支持高速率SpaceWire总线DS解码优化系统，其特征在于，包括：同步采样模块、偏斜抖动误差补偿模块、异步缓存模块和DS解码模块；同步采样模块经三次信号锁存，将输入DS信号同步到系统采样时钟，传入偏斜抖动误差补偿模块；所述同步采样模块使用FPGA内部时钟作为驱动时钟，根据输入的DS信号，第一级使用时钟的上升沿进行时钟边沿采样锁存信号，记为a_d1及a_s1；第二级使用时钟的下降沿进行上升沿信号锁存，记为a_d2及a_s2；第三级再下一个时钟下降沿对锁存信号进行再次锁存，记为a_d0及a_s0；将锁存后的DS信号a_d0、a_s0、a_d1、a_s1、a_d2及a_s2传入偏斜抖动误差补偿模块；偏斜抖动误差补偿模块进行数据采样补偿，判断数据有效标志位后传入DS解码模块和异步缓存模块；所述偏斜抖动误差补偿模块采用高频同步采样时钟，对锁存后的DS信号中的a_d0、a_s0、a_d1、a_s1再一次的锁存，将下降沿的采样同步到上升沿，分别记作b_d0、b_s0、b_d1、b_s1；进行DS信号抖动及偏斜造成的采样误差判断，并进行采样补偿；判断数据有效，将生成的数据位及数据有效标志位传入DS解码模块；异步缓存模块移位缓存，转换存储并标志数据有效长度；DS解码模块解码，进行串行化移位操作，输出数据字、控制字。

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