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龙图腾网获悉上海交通大学申请的专利片上-片间互连的神经网络芯片硬件架构设计方法及系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN115115043B 。

龙图腾网通过国家知识产权局官网在2025-03-18发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210699505.6，技术领域涉及：G06N3/063；该发明授权片上-片间互连的神经网络芯片硬件架构设计方法及系统是由贺光辉;王旭艳;张津铭;徐宁仪设计研发完成，并于2022-06-20向国家知识产权局提交的专利申请。

本片上-片间互连的神经网络芯片硬件架构设计方法及系统在说明书摘要公布了：本发明提供了一种片上‑片间互连的神经网络芯片硬件架构设计方法及系统，针对算力划分、缓存层次结构设计进行硬件架构探索，在探索过程中针对神经网络中最为重要的卷积层进行计算和数据访存建模，从而得到芯片延时性能、能量消耗指标。基于探索得到的各层次规模配置，针对常见拓扑进行评估，并探索了适用于神经网络通信流量的互连拓扑。通过芯片规模、缓存层次及片上互连拓扑的研究，得到完整的基于片上‑片间互连的神经网络芯片硬件架构。最终设计的神经网络芯片硬件架构优化了系统延时与能量，达到了低延迟、高能效的目标。

本发明授权片上-片间互连的神经网络芯片硬件架构设计方法及系统在权利要求书中公布了：1.一种片上-片间互连的神经网络芯片硬件架构设计方法，其特点在于，包括：基于神经网络芯片算力与存储大小，确定芯片硬件规模探索设计空间；基于所述硬件规模探索设计空间，从中按序选择一种硬件架构规模参数配置；针对所述硬件架构规模参数配置，进行性能评价，并选择最优性能作为该硬件架构规模参数的性能；基于所述硬件架构规模参数的性能，与现有硬件架构性能进行比较，若优于现有硬件架构性能，则保留该性能为最优架构性能；遍历整个硬件规模探索设计空间，获得最终的最优架构性能，则该最终的最优架构性能对应的硬件架构规模参数即为芯片硬件规模探索的结果，进而得到给定算力与存储大小情况下的最优算力划分和缓存层次规模；基于所述芯片硬件规模探索的结果，分析神经网络数据流特点，进行神经网络通信数据流提取，得到神经网络通信数据流配置空间；基于所述神经网络通信数据流配置空间，进行片上互连拓扑结构性能评估，比较各拓扑结构性能，得到最优的片上互连拓扑结构；基于所述芯片硬件规模探索的结果与所述最优的片上互连拓扑结构，结合得到基于神经网络芯片硬件架构探索的最终输出，即为最优的神经网络芯片硬件架构；所述片上互连拓扑结构，包括：常见拓扑结构和建立的基于环路的无路由片上拓扑结构；其中：所述常见拓扑结构，包括：Mesh拓扑、CMesh拓扑和Torus拓扑；所述基于环路的无路由片上拓扑结构，包括：3个分别对应于输入特征图二级缓存AL2、权重二级缓存WL2和输出特征图二级缓存OL2的二级缓存和16个处理器单元PE共19个节点，所述19个节点通过各自对应的注入-接收接口与四个环路进行数据交互，四个所述环路实现了不同节点间的数据通信；其中，所述注入-接收接口具有任意的数据流动方向，四个所述环路是单向的环路，数据包在所述环路上每个周期前进一跳；通过片上互连拓扑结构性能评估，得到的最优的片上互连拓扑结构即为基于环路的无路由片上拓扑结构。

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