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龙图腾网恭喜安徽大学申请的专利多比特数据存内计算阵列结构、SRAM和电子设备获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119669147B 。

龙图腾网通过国家知识产权局官网在2025-05-13发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202510201815.4，技术领域涉及：G06F15/78；该发明授权多比特数据存内计算阵列结构、SRAM和电子设备是由彭春雨;龚枭博;年垚;王志强;卢文娟;戴成虎;蔺智挺;吴秀龙设计研发完成，并于2025-02-24向国家知识产权局提交的专利申请。

本多比特数据存内计算阵列结构、SRAM和电子设备在说明书摘要公布了：本申请涉及一种多比特数据存内计算阵列结构、SRAM和电子设备，其中，该多比特数据存内计算阵列结构用于确定五比特输入和五比特权重的乘累加结果，其包括多列多比特数据存内计算阵列，多比特数据存内计算阵列核心在在于通过参考信号的脉冲宽度调整量来表征计算结果，由于脉冲宽度调整量可以进行累加，因此当需要实现五比特输入和五比特权重的乘累加计算时，只需要将多列多比特数据存内计算阵列以行形式进行组合即可，并且将前一列中各个压控延时电路输出的参考信号为后一列中对应的压控延时电路所接收的参考信号，解决了目前的非易失性存内计算电路通常仅支持单比特输入和权重的乘累加存内计算，只能提供有限的系统级推理精度的问题。

本发明授权多比特数据存内计算阵列结构、SRAM和电子设备在权利要求书中公布了：1.一种多比特数据存内计算阵列，用于确定五比特输入INMSBIN3IN2IN1IN0和五比特权重WMSBW3W2W1W0的乘法计算结果，其特征在于，包括第一计算电路、四个第二计算电路以及分别对应不同比特位的四组压控延时单元；第一计算电路的输出为，四个第二计算电路的输出分别为A2、B2、A1和B1；当时，A2=VSS，B2=IN3IN2，A1=VSS，B1=IN1IN0；当时，A2=IN3IN2，B2=VDD，A1=IN1IN0，B1=VDD；每组压控延时单元的控制输入C为对应比特位权重且包括高位压控延时电路和低位压控延时电路，高位压控延时电路的两个压控输入A和B分别为A2和B2，低位压控延时电路内的两个压控输入A和B分别为A1和B1，高位压控延时电路对于参考信号的脉冲宽度调整量的四倍和低位压控延时电路对于参考信号的脉冲宽度调整量之和所包含的单位调整量的数量为对应比特位的计算结果；当控制输入C为0时，压控延时电路保持参考信号的脉冲宽度；当控制输入C为1时，压控延时电路调整参考信号的脉冲宽度且调整策略为：参考信号的脉冲宽度与压控输入A呈线性正相关以及与压控输入B呈线性负相关。

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