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龙图腾网恭喜杭州电子科技大学申请的专利基于霍尔条阵列的卷积神经网络硬件加速系统获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN114997383B 。

龙图腾网通过国家知识产权局官网在2025-06-13发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202210609637.5，技术领域涉及：G06N3/063；该发明授权基于霍尔条阵列的卷积神经网络硬件加速系统是由李海;毛远婷;周铁军设计研发完成，并于2022-05-31向国家知识产权局提交的专利申请。

本基于霍尔条阵列的卷积神经网络硬件加速系统在说明书摘要公布了：本发明公开了基于霍尔条阵列的卷积神经网络硬件加速系统，该系统包括FPGA、多路DAC模块、卷积运算模块、激活池化模块和ADC电路。通过FPGA对系统的输入输出数据及各个运算环节进行调度控制，利用霍尔条器件存储计算一体的特性，在霍尔条阵列中以硬件电路的形式完成卷积运算。然后将卷积结果通过具有可控泄放路径的硬件一体化电路实现激活与最大值池化操作，然后再利用ADC电路采样并发送至FPGA。本系统一种存算一体化的卷积神经网络系统，以模拟电路方式硬件实现卷积、激活、池化运算，具有速度快、并行化程度高等优点，可以降低应用系统中处理器的运算负担，为边缘端设备提供高性价比的卷积神经网络运算能力。

本发明授权基于霍尔条阵列的卷积神经网络硬件加速系统在权利要求书中公布了：1.基于霍尔条阵列的卷积神经网络硬件加速系统，其特征在于：基于霍尔条阵列的卷积神经网络硬件加速系统，包括FPGA、多路DAC模块、卷积运算模块、激活池化模块和ADC电路； 所述FPGA作为数据的输入输出接口，对系统中的其他模块进行调度控制； 所述多路DAC模块根据FPGA的调度指令，接收输入图像数据，并转化为输出的模拟电流信号； 所述卷积运算模块包括由多个并行霍尔条组成的霍尔条阵列和模拟加法电路；所述并行的霍尔条分别接收多路DAC模块输出的电流值，作为卷积运算的乘数；霍尔条的反常霍尔电阻值由FPGA将前序训练得到的卷积核映射得到，作为被乘数；霍尔条阵列输出端的反常霍尔电压是输入电流与反常霍尔电阻值的点乘运算结果；所述模拟加法电路对霍尔条阵列输出的多路反常霍尔电压进行加法运算，输出值作为卷积核卷积运算的结果； 所述激活池化模块通过具有可控泄放路径的硬件一体化电路，对模拟加法电路输出的结果进行激活池化，输出一次池化的最大电压值； 所述具有可控泄放路径的硬件一体化电路用于实现ReLu激活与最大值池化，包括第三放大器OP3、二极管D1、第四放大器OP4、电容C和场效应管M1；其中，第三放大器OP3的输出端与二极管D1的正极相连；二极管D1的负极与第四放大器OP4的正相输入端相连；电容C的两端分别与第四放大器OP4的正相输入端、场效应管M1的源极相连；场效应管M1的源极接地，漏极与第四放大器OP4的正相输入端相连，栅极接FPGA发出的控制信号Vctrl；第四放大器OP4的反相输入端与输出端以及第三放大器OP3的反相输入端相连；卷积运算模块输出与第三放大器OP3的同相输入端相连，控制信号Vctrl控制场效应管M1导通或截止，使池化过程中电容C两端的电压值保存不变，第四放大器OP4的输出端输出一次池化的最大电压值，作为激活池化的结果； 所述ADC模块用于对激活池化模块输出的一次池化的最大电压值进行模数转换，并发送到FPGA。

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