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申请/专利权人：中国电子科技集团公司第五十八研究所
摘要：本发明公开一种应用于JESD204C接收端的FEC解码电路，属于集成电路领域，包含选择器、数据重构模块、数据解码模块和数据纠错模块。在电路不使能的条件下，输入数据不需要进行前项反馈纠错，可经由选择器直接输出；电路使能时，数据重构模块将输入数据和同步位重新组合，传输到数据解码模块计算校验子，数据纠错模块根据校验子的取值定位错误并在定位错误后纠正错误，输出正确数据。本发明在JESD204C协议提供的串行方案基础上以并行方式实现数据FEC解码，能够纠正数据中9位以下突发错误。
主权项：1.一种应用于JESD204C接收端的FEC解码电路，其特征在于，包括：选择器，由电路使能信号控制，选择输入数据是否进行FEC解码；数据重构模块，重新组合输入数据和同步位，构成新的并行数据；数据解码模块，根据给定的生成多项式，计算数据重构模块输出数据的校验子；数据纠错模块，根据校验子的取值实现多块数据的检错及纠错。
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百度查询： 中国电子科技集团公司第五十八研究所 一种应用于JESD204C接收端的FEC解码电路
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