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申请/专利权人：中国科学院近代物理研究所
申请日：2023-09-07
公开（公告）日：2024-03-26
公开（公告）号：CN117155395B
主分类号：H03M5/04
分类号：H03M5/04
优先权：
专利状态码：有效-授权
法律状态：2024.03.26#授权;2023.12.19#实质审查的生效;2023.12.01#公开
摘要：本发明涉及一种基于FPGA的抽头延迟链型TDC编码方法及系统，包括：分段模块将温度计码分成若干段位数相等的子码；预编码模块对子码进行编码，计数对应温度计码段中逻辑1的个数，生成预编码标志位；信号识别模块对标志位进行分析，通过识别逻辑0和逻辑1的分界位置找到原始抽头输出中信号逻辑0和逻辑1分界线所在的预编码模块分组，输出对应的0‑1边沿标志分组编号和该组之前温度计码全为逻辑1的组数；数据选通模块根据0‑1边沿标志，选通输出逻辑0‑1分界所在的预编码分组中逻辑1计数和；乘算模块将乘算因数乘上每组预编码对应的温度计码位数加上所述数据选通模块输出的预编码分组中逻辑1计数和，得到细时间编码。
主权项：1.一种基于FPGA的抽头延迟链型TDC编码系统，其特征在于，该系统包括：分段模块，用于将温度计码分成若干段位数相等的子码；预编码模块，数量设置为若干组，每一所述预编码模块用于对所述子码进行编码，计数对应子码段中逻辑1的个数，同时生成一位预编码标志位，若所处理的子码存在逻辑1则预编码标志位为1，反之则为0；信号识别模块，用于对所述预编码标志位进行分析，通过识别预编码标志位中逻辑0和逻辑1的分界位置找到原始抽头输出中信号逻辑0和逻辑1分界线所在的预编码模块，输出对应的逻辑0-1边沿标志分组编号和该组之前温度计码全为逻辑1的组数即乘算因数；数据选通模块，用于根据逻辑0-1边沿标志分组编号，选通输出逻辑0-1分界所在的预编码分组中逻辑1计数和；乘算模块，用于将乘算因数乘上每组预编码对应的温度计码位数得到的结果加上所述数据选通模块输出的预编码分组中逻辑1计数和，得到细时间编码。
全文数据：
权利要求：
百度查询： 中国科学院近代物理研究所 一种基于FPGA的抽头延迟链型TDC编码方法及系统
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