申请/专利权人：中国海洋大学

申请日：2020-08-24

公开（公告）日：2024-04-23

公开（公告）号：CN111984224B

主分类号：G06F7/483

分类号：G06F7/483;G06F7/485;G06F7/487;G06F7/544

优先权：

专利状态码：有效-授权

法律状态：2024.04.23#授权;2020.12.11#实质审查的生效;2020.11.24#公开

摘要：本发明提供的用于AUV运动控制器的浮点数乘加IP核，包括：输入模块、乘累加器和输出模块，乘累加器包括多个乘法逻辑计算模块、多个加法逻辑计算模块、存储模块；多个乘法逻辑计算模块均与输入模块、存储模块和输出模块相连，多个加法逻辑计算模块均与存储模块和输出模块相连；输入模块用于输入乘法浮点数；存储模块用于存储加法浮点数，加法浮点数包括乘法逻辑计算模块和加法逻辑计算模块的计算结果；乘法逻辑计算模块用于乘法浮点数的逻辑计算；加法逻辑计算模块用于存储模块中加法浮点数的逻辑计算；输出模块用于输出乘法浮点数的计算结果。该方法充分利用FPGA并行计算的处理机制，实现了鲁棒控制算法高速的实时迭代计算，提高了计算效率和实时性。

主权项：1.一种用于AUV运动控制器的浮点数乘加IP核，其特征在于，所述浮点数乘加IP核包括：输入模块、乘累加器和输出模块，所述乘累加器包括：多个乘法逻辑计算模块、多个加法逻辑计算模块以及存储模块；多个所述乘法逻辑计算模块均与所述输入模块、所述存储模块和所述输出模块相连，多个所述加法逻辑计算模块与所述存储模块和所述输出模块相连；所述输入模块用于输入乘法浮点数；所述存储模块用于存储加法浮点数，所述加法浮点数包括所述乘法逻辑计算模块的计算结果和所述加法逻辑计算模块的计算结果；所述乘法逻辑计算模块用于乘法浮点数的逻辑计算；所述加法逻辑计算模块用于所述存储模块中加法浮点数的逻辑计算；所述输出模块用于输出乘法浮点数的计算结果；所述乘累加器中的乘法采用并行计算方式，假设存在n个乘法逻辑计算模块，则加法逻辑计算模块为n-1个，采用n个乘法逻辑计算模块进行乘法运算时，经过1个乘法逻辑计算模块计算时间tmult得到所有的乘积，将乘积依次累加，经过n-1个加法逻辑模块计算时间tadd即可到累加结果，则所述乘累加器所需要的时间为tmult+n-1tadd；所述乘法逻辑计算模块包括：第一判断单元、尾数位相乘单元、指数位相加单元，所述第一判断单元与所述输入模块相连，所述尾数位相乘单元与所述第一判断单元和所述输出模块相连，所述指数位相加单元与所述尾数位相乘单元和所述输出模块相连；所述第一判断单元用于对乘法浮点数进行特殊值判断，输出第一判断结果；所述尾数位相乘单元用于当接收到第一判断完成信号时，根据所述第一判断结果进行乘法浮点数的尾数位相乘，并标准化处理尾数位相乘结果，输出标准化后的尾数位相乘结果和指数位进位标志信号；所述指数位相加单元用于当接收到尾数位相乘完成信号时，根据所述指数位进位标志信号进行乘法浮点数的指数位相加，输出指数位相加结果；所述第一判断单元对乘法浮点数进行特殊值判断时，乘法浮点数A和B搭配时，若都为非特殊数且都不为0，则第一判断结果为正常数，不为特殊情况，若至少一个为NaN或正无穷与负无穷相乘，则第一判断结果为NaN，为特殊情况，若至少一个为0且都是非特殊数，则第一判断结果为0，为特殊情况，若至少一个为无穷且不为其他非特殊数，则第一判断结果为无穷，为特殊情况；第一判断结果为特殊情况时，输出模块输出第一判断结果，第一判断结果不为特殊情况时，通过尾数位相乘单元和指数位相加单元进行乘法浮点数的逻辑计算。

全文数据：

权利要求：

百度查询： 中国海洋大学 用于AUV运动控制器的浮点数乘加IP核及控制方法

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