申请/专利权人：海科(嘉兴)电力科技有限公司

申请日：2023-05-06

公开（公告）日：2024-04-19

公开（公告）号：CN116598359B

主分类号：H01L29/78

分类号：H01L29/78;H01L29/06;H01L21/336

优先权：

专利状态码：有效-授权

法律状态：2024.04.19#授权;2023.09.01#实质审查的生效;2023.08.15#公开

摘要：本申请公开了集成结势垒肖特基二极管的沟槽型MOSFET器件及制造方法。器件包括：外延层与位于外延层顶部的MOSFET结构；MOSFET结构包括：若干个元胞、第一高掺杂P型区域、沟槽；元胞包括阱区、源极区域、第二高掺杂P型区域、包含预设数量个第三高掺杂P型区域的结势垒肖特基区域、JFET区域；阱区与外延层形成第一PN结；源极区域与阱区形成第二PN结；阱区与第二高掺杂P型区域环绕结势垒肖特基区域；沟槽位于各元胞之间，第一高掺杂P型区域包裹沟槽底部；第一高掺杂P型区域与外延层形成第三PN结；阱区与相邻的第一高掺杂P型区域形成JFET区域。本申请通过上述器件解决了结势垒肖特基结构和MOSFET结构共同占用器件的有源区部分时无法兼顾二者导通特性的问题。

主权项：1.集成结势垒肖特基二极管的沟槽型MOSFET器件，其特征在于，所述器件包括：外延层与位于所述外延层顶部的MOSFET结构；其中，所述外延层为N型区域；所述MOSFET结构包括：若干个形状与结构均相同的元胞、第一高掺杂P型区域、沟槽；各元胞均包括阱区、源极区域、第二高掺杂P型区域、包含预设数量个第三高掺杂P型区域的结势垒肖特基区域、JFET区域；其中：所述阱区为P型区域，所述源极区域为N型区域；所述第三高掺杂P型区域包括环状第三高掺杂P型区域与岛状第三高掺杂P型区域；所述阱区位于所述外延层的顶部表面，与所述外延层形成第一PN结；所述源极区域与所述第二高掺杂P型区域均位于所述阱区内背离所述外延层的一侧表面，所述阱区与所述源极区域形成第二PN结，所述源极区域环绕所述第二高掺杂P型区域；所述结势垒肖特基区域位于所述阱区与所述源极区域的内侧环绕区域内，预设数量个第三高掺杂P型区域在所述结势垒肖特基区域内等间距排列；所述沟槽位于各元胞之间，元胞之间的沟槽截面呈U型，所述沟槽的底部拐角处为圆角；所述第一高掺杂P型区域包裹所述沟槽的底部；所述第一高掺杂P型区域与所述外延层形成第三PN结；所述阱区与相邻的所述第一高掺杂P型区域之间形成结型场效应管JFET区域；其中，所述器件还包括：碳化硅衬底和漏极电极；所述碳化硅衬底的顶部与所述外延层的底部接触；其中，所述碳化硅衬底为N型区域；所述漏极电极覆盖于所述碳化硅衬底的底部；其中，所述碳化硅衬底中的离子掺杂浓度大于所述外延层中的离子掺杂浓度；所述JFET区域与所述结势垒肖特基区域中的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度。

全文数据：

权利要求：

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