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申请/专利权人：英特尔公司
申请日：2017-11-15
公开（公告）日：2024-05-17
公开（公告）号：CN118051460A
主分类号：G06F13/40
分类号：G06F13/40;G06F13/38
优先权：["20161226 US 15/390,648"]
专利状态码：在审-实质审查的生效
法律状态：2024.06.04#实质审查的生效;2024.05.17#公开
摘要：系统、方法和装置涉及耦合到MAC的PHY。PHY可以包括耦合到接收器的输出的漂移缓冲器和耦合到接收器的输出的旁路分支。PHY包括时钟多路复用器，其包括耦合到PHY的恢复的时钟的第一时钟输入和耦合到MAC的p时钟的第二时钟输入；以及时钟输出，其被配置为基于选择输入值来输出恢复的时钟或p时钟中的一个。PHY包括旁路多路复用器，其包括耦合到漂移缓冲器的输出的第一数据输入和耦合到旁路分支的第二数据输入；以及数据输出，其被配置为基于时钟多路复用器的区段输入值来输出漂移缓冲器的输出或来自旁路分支的数据中的一个。
主权项：1.一种包括物理层接口PHY的装置，所述PHY包括：第一多路复用器，所述第一多路复用器包括：第一时钟输入和第二时钟输入；时钟输出；以及第一选择输入，所述第一多路复用器被配置为基于所述选择输入的值来将所述第一时钟输入或所述第二时钟输入中的一个逻辑地耦合到所述时钟输出；第二多路复用器，所述第二多路复用器包括：第一数据输入和第二数据输入；数据输出；以及第二选择输入，所述第二选择输入耦合到所述第一选择输入，所述第二多路复用器被配置为基于所述第一选择输入的值来将所述第一数据输入或所述第二数据输入中的一个逻辑地耦合到所述数据输出；接收器电路，所述接收器电路用于接收数据；漂移缓冲器，所述漂移缓冲器耦合到所述接收器的输出，并且逻辑地耦合到所述第二多路复用器的第一数据输入；以及电路旁路分支，所述电路旁路分支耦合到所述接收器的输出，并且逻辑地耦合到所述第二多路复用器的第二数据输入。
全文数据：
权利要求：
百度查询： 英特尔公司 用于高速互连中低延迟的双模PHY
免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
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