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申请/专利权人：上海维安半导体有限公司
申请日：2020-04-30
公开（公告）日：2024-06-11
公开（公告）号：CN111446241B
主分类号：H01L27/02
分类号：H01L27/02;H01L27/07;H01L29/861;H01L21/8222
优先权：
专利状态码：有效-授权
法律状态：2024.06.11#授权;2021.06.11#实质审查的生效;2020.07.24#公开
摘要：本发明涉及一种低电容瞬态电压抑制器及其制造方法。低电容大功率瞬态电压抑制器，在TVS管结构基础上，在衬底上通过掺杂形成一个与整个芯片面积相同或相近的大面积N+P+结反偏二极管T1，与一个以上限制在每组隔离槽内的小结面积P+P‑（PW）NW（N‑）N+组成的二极管串联结构。本发明还提供了所述结构的低电容瞬态电压抑制器的制造方法。本发明比传统低容结构的TVS器件，拥有大功率防护及较小的导通电阻和钳位电压的特点，可以更好的保护后级电路芯片；整个器件的电容仍然很小，更好的满足高速信号传输端口的要求，可以应用在诸如高速网口、HDMI、局域网等设备中。可以长期稳定的保护后级电路。
主权项：1.一种低电容大功率瞬态电压抑制器，包括P+衬底，在TVS管结构基础上，其特征在于：在P+衬底上通过掺杂形成一个与整个芯片面积相同或相近的大面积反偏二极管T1，并且所述反偏二极管与两个以上限制在每组隔离槽内的小面积二极管形成串联结构；低电容大功率瞬态电压抑制器还包括：在P+衬底正面生长P-外延层、P-外延层表面生长NW层、在P-外延层内设有隔离槽，每二个隔离槽为一组，至少在每组隔离槽内的NW区上表面进行N型重掺杂形成N+区域，在NW层和隔离槽表面形成介质层，N+区域的上表面进行金属引出，N+区域与正面金属层连接，在正面金属层与介质层上表面形成钝化层，对钝化层进行刻蚀以形成正面金属窗口，正面金属窗口用于电路中的接地端；在P+衬底背面生长N+层，背面N+层底部与背面金属层连接，背面金属层作为输入端，由背面N+层、P+衬底组成反偏二极管T1；限制在每组隔离槽内的二极管均匀分布在P+衬底的上半部分，所述二极管由P+衬底、P-外延层、NW层、N+区域形成；所述隔离槽由在深槽内填充二氧化硅或未掺杂的多晶硅形成，隔离槽深度大于NW层结深且小于P-外延与P+衬底交界面深度，且每组隔离槽的槽间距a相同；在NW层整面进行N型重掺杂形成N+区域，在P+衬底的上半部每二个隔离槽之间均形成二极管。
全文数据：
权利要求：
百度查询： 上海维安半导体有限公司 一种低电容大功率瞬态电压抑制器及其制造方法
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