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申请/专利权人：三星电子株式会社

摘要：一种非易失性存储器件可以包括：包括多个锁存器集的页缓冲器，多个锁存器集根据读取信号集中的每一个读取信号集对多个存储单元中所选择的存储单元的每个页数据进行锁存，其中每一个读取信号集包括至少一个读取信号；以及控制逻辑器件，被配置为检测存储单元的劣化水平并且基于检测到的劣化水平确定应用于读取信号集中的至少一个读取信号集的读取参数。

主权项：1.一种非易失性存储器件，包括：包括多个锁存器集的页缓冲器，所述多个锁存器集被配置为根据相应读取信号集对存储单元的相应页数据进行锁存，所述读取信号集中的每一个读取信号集包括至少一个读取信号；以及控制逻辑器件，被配置为检测所述存储单元的劣化水平，并且基于所述劣化水平确定应用于所述读取信号集中的至少一个读取信号集的读取参数，其中，所述读取参数包括以下至少一项：i定义至少一个读取操作的结果的误差排除范围的参考值；以及ii包括在所述读取信号集中的每一个读取信号集中的至少一个读取信号的数量。

全文数据：非易失性存储器件相关申请的交叉引用本申请要求于2018年3月14日在韩国知识产权局提交的韩国专利申请No.10-2018-0029752的优先权，其公开内容通过引用整体并入本文中。技术领域本发明构思的示例实施例涉及非易失性存储器件。背景技术半导体存储器件可以大致分为易失性半导体存储器件和非易失性半导体存储器件。易失性半导体存储器件具有快速的读写速度，但是当电源中断时所存储的数据可能消失。另一方面，即使在电源中断时，非易失性半导体存储器件也可以保持所存储的数据。因此，非易失性半导体存储器件可以用于存储无论是否供电都需要保存的数据。闪存器件可以是一种非易失性存储器件。这种闪存器件广泛用作诸如计算机、蜂窝电话、智能电话、个人数字助理PDA、数码相机、录像机、录音机、MP3播放器、手持式PC、游戏机、传真机、扫描仪和打印机等信息设备的音频和视频数据存储介质。近来，正在开发用于高容量、高速和低功率非易失性存储器件的技术，以将非易失性存储器件安装在诸如智能手机等的移动设备中。发明内容根据本发明构思的示例实施例，公开了一种能够执行数据处理操作的非易失性存储器件及其数据处理方法，在该数据处理操作中，使错误比特的产生减少或者最小化。本发明构思的示例实施例涉及一种非易失性存储器件，其被配置为执行多个感测操作以识别存储单元的特定状态，并且从感测操作的结果中选择并输出期望的或者最佳的数据。根据发明构思的示例实施例，一种非易失性存储器件包括：包括多个锁存器集的页缓冲器，多个锁存器集被配置为根据相应读取信号集对存储单元的相应页数据进行锁存，读取信号集中的每一个读取信号集包括至少一个读取信号；以及控制逻辑器件，被配置为检测存储单元的劣化水平，并且基于劣化水平来确定应用于读取信号集中的至少一个读取信号集的读取参数。根据发明构思的示例实施例，一种非易失性存储器件包括：包括多个锁存器集的页缓冲器，多个锁存器集根据相应读取信号集对存储单元的相应页数据进行锁存，读取信号集包括先前读取信号集和后续读取信号集；以及控制逻辑器件，被配置为基于先前读取信号集来检测存储单元的劣化水平，并且基于存储单元的劣化水平来确定应用于后续读取信号集的读取参数。根据发明构思的示例实施例，一种非易失性存储器件包括：页缓冲单元，连接到包括多个存储单元的存储单元阵列，页缓冲单元包括被配置为存储存储单元的页数据的多个页缓冲器；以及控制逻辑器件，被配置为将页缓冲器分组为多个计数部分，并且基于多个计数部分中的至少一个计数部分的计数值来定义存储单元的读取操作的误差排除范围。附图说明根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：图1是示出了根据本发明构思的示例实施例的非易失性存储器件的框图；图2是示出了图1中所示的单元阵列和页缓冲器的配置的框图；图3是图1和图2中所示的页缓冲器的示意性框图；图4是示出了读取存储单元的常规方法的示意图；图5是示出了根据本发明构思的示例实施例的读取非易失性存储器件的方法的流程图；图6是示出了根据本发明构思的示例实施例的OCVS读取操作的流程图；图7是示出了根据本发明构思的示例实施例的通过具有不同电平的读取电压执行的OCVS读取操作的时序图；图8A是示出了根据本发明构思的示例实施例的通过在不同时间点提供的锁存信号执行的OCVS读取操作的时序图；图8B是示出了在图8A的控制信号条件下感测节点的电平变化的波形图；图9是示出了将根据参考图8A和图8B描述的示例实施例的OCVS读取操作应用于三级单元TLC的最高有效位MSB页的示例的时序图；图10A、图10B和图10C是分别示出了使用感测节点的三个锁存结果来选择数据的方法的示意图；图11A、图11B、图11C和图11D是分别示出了使用感测节点的两个锁存结果来选择数据的方法的示意图；图12是示出了根据本发明构思的示例实施例的补偿非易失性存储器件的劣化的方法的流程图；图13是示出了根据图12的示例实施例的读取非易失性存储器件的方法的示意图；图14是示出了根据本发明构思的另一示例实施例的补偿非易失性存储器件的劣化的方法的流程图；图15是示出了根据图14的示例实施例的读取非易失性存储器件的方法的示意图；图16是提供用于描述根据本发明构思的示例实施例的确定参考值的方法的流程图；以及图17是示出了根据本发明构思的示例实施例的包括非易失性存储系统的固态驱动SSD系统的框图。具体实施方式在下文中，将参照附图描述本发明构思的各种示例实施例。NAND型闪存器件可以用作根据本发明构思的示例实施例的非易失性存储器件的示例。然而，本领域技术人员可以容易地从本文公开的信息中理解本发明构思的示例实施例的其他特征和性能。例如，本发明构思的示例实施例可以应用于PRAM、MRAM、ReRAM、FRAM、NOR闪存等。图1是示出了根据本发明构思的示例实施例的非易失性存储器件的框图。参考图1，非易失性存储器件100可以包括单元阵列110、行解码器120、页缓冲器130、输入输出缓冲器140、控制逻辑器件150、电压产生器160和单元计数器170。单元阵列110可以经由字线WL或者选择线SSL和GSL连接到行解码器120。单元阵列110可以经由位线BL连接到页缓冲器130。单元阵列110可以包括多个存储块BLKO至BLKi，并且存储块BLKO至BLKi中的每一个可以包括多个NAND型单元串。可以在竖直或水平方向上形成单元串的沟道。单元阵列110可以包括被配置为形成单元串的多个存储单元。可以通过经由位线BL或字线WL提供的电压对多个存储单元进行编程、擦除或读取。可以基于页执行编程操作，并且可以基于存储块执行擦除操作。存储块BLKO至BLKi中的每一个可以包括三维存储阵列。行解码器120可以响应于地址ADDR来选择单元阵列110的存储块BLKO至BLKi之一。行解码器120可以响应于地址ADDR来选择所选择的单元块的字线WL之一。行解码器120可以将与操作模式相对应的字线电压VWL发送到所选择的存储块的字线。在编程操作期间，行解码器120可以将编程电压Vpgm和编程验证电压Vpgm_fy发送到所选择的字线WL，并且将编程通过电压Vpgm_pass发送到未选择的字线WL。在擦除操作期间，行解码器120可以将擦除电压Vera和擦除验证电压Vera_fy发送到所选择的字线WL，并且将擦除通过电压Vera_pass发送到未选择的字线WL。在读取操作期间，行解码器120可以将读取电压Vrd发送到所选择的字线WL，并且将读取通过电压Vrd_pass发送到未选择的字线WL。在以上描述中，可以提供读取电压Vrd以执行读取操作。然而，从广义上讲，根据本发明构思的示例实施例的读取操作可以被理解为不仅包括通过读取电压Vrd执行的读取操作，而且还包括通过在编程操作期间提供的编程验证电压Vpgm_fy和在擦除操作期间提供的擦除验证电压Vera_fy执行的操作。页缓冲器130可以作为写入驱动器或感测放大器来操作。在编程操作期间，页缓冲器130可以将与要编程的数据相对应的位线电压发送到单元阵列110的位线。在读取操作期间，页缓冲器130可以通过位线BL来感测存储在所选择的存储单元中的数据。页缓冲器130中包括的多个页缓冲器PB1至PBn中的每一个可以连接到位线BL中的一个或两个。为了执行根据本发明构思的示例实施例的片上谷搜索OCVS读取操作，控制逻辑器件150可以执行多个读取操作。更具体地，可以通过OCVS读取操作的多个读取操作来识别存储单元之一的状态。这里，假设物理页包括多个位页，可以通过对存储单元之一的状态的识别来读取形成一个位页的多个页数据中的一个页数据。多个页缓冲器PB1至PBn中的每一个可以执行多个锁存操作，以识别存储单元之一的状态，即，识别多个页数据中的一个页数据。多个页缓冲器PB1至PBn中的每一个可以在由控制逻辑器件150的控制下锁存的多个页数据中选择或输出最佳数据。输入输出缓冲器140可以向页缓冲器130提供外部提供的数据。此外，输入输出缓冲器140可以向控制逻辑器件150提供外部提供的命令CMD，并且向控制逻辑器件150和行解码器120提供外部提供的地址ADD。此外，输入输出缓冲器140可以输出由页缓冲器130锁存的数据。控制逻辑器件150可以响应于经由输入输出缓冲器140的外部提供的命令CMD来控制页缓冲器130和行解码器120。控制逻辑器件150可以根据命令CMD来控制页缓冲器130和行解码器120以对所选择的存储单元执行编程、读取和擦除操作。具体地，根据本发明构思的示例实施例，控制逻辑器件150可以控制页缓冲器130和电压产生器160以执行OCVS读取操作。控制逻辑器件150可以控制页缓冲器130以执行多个读取操作，从而识别所选择的存储单元的特定状态。控制逻辑器件150可以控制多个页缓冲器PB1至PBn，以将分别与多个读取操作相对应的数据存储在多个页缓冲器PB1至PBn中的每一个所包括的多个锁存器中。控制逻辑器件150可以执行处理以在经多次锁存的数据中选择期望的或者最佳的数据。为了选择期望的或者最佳的数据，控制逻辑器件150可以参考由单元计数器170提供的计数值nC。也就是说，控制逻辑器件150可以控制页缓冲器130以在多个所感测的数据中选择并输出最接近谷的读取结果。为了执行这种操作，控制逻辑器件150可以包括OCVS电路155。在控制逻辑器件150的控制下，电压产生器160可以产生要提供给字线WL的各种字线电压VWL、以及要提供给其中形成有存储单元的体块例如，阱区的电压。要提供给字线WL的字线电压VWL可以包括编程电压Vpgm、通过电压Vpass、选择读取电压Vrd和未选择读取电压Vread等。单元计数器170可以根据在页缓冲器130中感测的数据来对与特定阈值电压范围相对应的存储单元进行计数。例如，单元计数器170可以处理分别锁存在多个页缓冲器PB1至PBn中的数据，以对具有特定电压范围中的阈值电压的存储单元的数量进行计数。根据本发明构思的示例实施例的非易失性存储器件100可以对所选择的存储单元执行多个读取操作。非易失性存储器件100可以在多个数据中选择并输出期望的或者最佳的数据。根据本发明构思的示例实施例，非易失性存储器件100可以选择通过最佳读取电压感测的数据，以提供高度可靠的数据。图2是示出了图1中所示的单元阵列和页缓冲器的配置的框图。参考图2，页缓冲器PB1至PBn可以分别连接到位线BL1至BLn。位线BL1至BLn可以分别连接到单元串CS1至CSn。单元阵列110中包括的单元串CS1至CSn可以经由串选择晶体管SST分别连接到位线BL1至BLn。串选择晶体管SST中的每一个的栅极可以连接到串选择线SSL。此外，单元串CS1至CSn中的每一个可以经由接地选择晶体管GST连接到公共源极线CSL。接地选择晶体管GST的栅极可以连接到接地选择线GSL。页缓冲器PB1可以经由位线BL1连接到单元串CS1。页缓冲器PB1可以在编程操作期间设置位线BL1或对位线BL1进行预充电。在读取操作期间，页缓冲器PB1可以对位线BL1进行预充电，并且感测所选择的存储单元是导通还是关断。页缓冲器PB1可以包括晶体管以提供电源电压。页缓冲器PB1可以从控制逻辑器件150接收控制信号S_CNTL以控制晶体管。控制信号S_CNTL可以包括多个控制信号BLSHF和BLSLT。可以通过控制信号BLSHF和BLSLT对位线BL1至BLn进行预充电或电位改变。图3是图1和图2中所示的页缓冲器的示意性框图。参考图3，连接到位线BL1的页缓冲器PB1可以连接到单元串CS1的存储单元请参考图2。页缓冲器PB1可以包括连接到位线BL1的感测节点SO。页缓冲器PB1可以包括连接到感测节点SO的多个锁存器LT_1、LT_2、LT_3和LT_4。在读取操作期间，可以通过控制逻辑器件150对位线BL1进行预充电。例如，当负载信号LOAD和控制信号BLSHF被激活时，可以将位线BL1预充电至特定电压电平VBL。这里，高压晶体管HNM1可以通过位线选择信号BLSLT保持导通状态。接下来，当去激活负载信号LOAD时，在感测节点SO中充电的电荷可以通过由控制信号BLSHF导通的晶体管NMi流入位线BL1。也就是说，可以执行使感测节点SO的电压电平改变的电位改变操作。当所选择的存储单元是导通单元时，在感测节点SO中充电的电荷可以通过位线BL1和单元串CS1的沟道放电到公共源极线CSL。在这种情况下，由于从感测节点SO流到位线BL1的电流相对较大，因此感测节点SO的电压下降速度可能相对较高。另一方面，当所选择的存储单元是关断单元时，难以通过位线BL1将在感测节点SO中充电的电荷放电到公共源极线CSL。在这种情况下，由于从感测节点SO流到位线BL1的电流相对较小，因此感测节点SO的电压下降速度可能相对较低。多个锁存器LT_1、LT_2、LT_3和LT_4可以接收锁存控制信号LTCH_1、LTCH_2、LTCH_3、……和Dump，以感测并存储感测节点SO的电位改变状态。根据锁存控制信号LTCH_1、LTCH_2、LTCH_3、……和Dump，多个锁存器LT_1、LT_2、LT_3和LT_4可以多次感测所选择的存储单元中的数据并存储多个所感测的数据。例如，可以顺序地提供锁存控制信号LTCH_1、LTCH_2、LTCH_3、……和Dump。根据本发明构思的示例实施例，多个锁存器LT_1、LT_2、LT_3和LT_4可以执行其中多次感测所选择的存储单元中的数据并存储多个所感测的数据的锁存操作，以在OCVS读取操作期间识别所选择的存储单元的一个状态，即，以从多个页数据中识别一个页数据。在OCVS读取操作期间，响应于多个读取信号，可以向所选择的存储单元的字线提供多个读取电压电平，或者可以在不同的时间点向多个锁存器LT_1、LT_2、LT_3和LT_4提供多个锁存信号。根据多个读取信号选择的存储单元的导通关断状态可以顺序地存储在多个锁存器LT_1、LT_2、LT_3和LT_4中。也就是说，由于读取信号确定读取电压的电平或锁存操作的锁存时间点，因此读取信号可以被理解为用于确定读取电压的电平或锁存操作的锁存时间点的控制信号。在下文中，可以假设读取电压的电平或锁存操作的时间是根据读取信号的电平来确定的。单元计数器170可以使用存储在多个锁存器LT_1、LT_2、LT_3和LT_4中的数据对具有设置在不同读取电压电平之间的阈值电压的存储单元的数量进行计数。例如，假设通过第一读取电压感测的数据存储在页缓冲器PB1至PBn中的每一个的第一锁存器LT_1中，并且通过第二读取电压感测的数据存储在页缓冲器PB1至PBn中的每一个的第二锁存器LT_2中。这里，页缓冲器PB1至PBn中的每一个的第一锁存器LT_1可以被称为第一锁存器集，并且页缓冲器PB1至PBn中的每一个的第二锁存器LT_2可以被称为第二锁存器集。当在页缓冲器PB1至PBn中的每一个的第一锁存器LT_1中存储的比特与在页缓冲器PB1至PBn中的每一个的第二锁存器LT_2中存储的比特之间执行异或XOR操作时，可以计算具有分布在第一读取电压与第二读取电压之间的阈值电压的存储单元的数量。此外，在一些示例实施例中，可以根据每个锁存器中存储的比特的值使用具有差分放大器形式的电流比较器来执行具有在第一读取电压与第二读取电压之间的阈值电压的存储单元的数量的计算和比较。可以控制锁存器之一例如，锁存器LT_1以仅顺序地锁存感测节点SO的状态，并且可以控制多个锁存器LT_2、LT_3、……和LT_C中的每一个以复制来自锁存器LT_1的所感测的数据。此外，锁存器之一例如，锁存器LT_C可以用于输出从锁存器LT_2、LT_3、……和LT_C中选择的一个锁存器的数据。图4是示出了读取存储单元的常规方法的示意图。参考图4，作为示例示出了针对每个单元存储3比特数据的三级单元TLC的逐页读取方法。在下文中，将假设存储单元是三级单元TLC来描述根据本发明构思的示例实施例的操作。然而，显而易见的是，下面将描述的方法可以应用于针对每个单元存储4比特数据的四级单元QLC和针对每个单元存储4比特数据或更多比特的数据的多级单元。TLC可以包括具有多个位页的物理页。例如，多个位页可以包括最低有效位LSB页、中间有效位CSB页和最高有效位MSB页。为了读取LSB页，可以向所选择的存储单元的字线提供读取电压RD1。具有低于读取电压RD1的阈值电压的存储单元可以被存储为逻辑“1”，并且具有等于或高于读取电压RD1的阈值电压的存储单元可以被存储为逻辑“0”。接下来，可以向所选择的存储单元的字线提供读取电压RD5。具有低于读取电压RD5的阈值电压的存储单元可以保持先前存储的逻辑“0”。具有等于或高于读取电压RD5的阈值电压的存储单元可以从先前存储的逻辑“0”切换到逻辑“1”。此外，在处理完成之后，可以输出LSB页的读取结果。为了读取CSB页，可以向所选择的存储单元的字线提供读取电压RD2。具有低于读取电压RD2的阈值电压的存储单元可以被存储为逻辑“1”，并且具有等于或高于读取电压RD2的阈值电压的存储单元可以被存储为逻辑“0”。接下来，可以向所选择的存储单元的字线提供读取电压RD4。具有低于读取电压RD4的阈值电压的存储单元可以保持先前存储的逻辑“0”。具有等于或高于读取电压RD4的阈值电压的存储单元可以从先前存储的逻辑“0”切换到逻辑“1”。最后，可以向所选择的存储单元的字线提供读取电压RD6。具有低于读取电压RD6的阈值电压的存储单元可以保持先前感测的逻辑值，并且具有等于或高于读取电压RD6的阈值电压的存储单元可以切换到逻辑“1”。在处理完成之后，可以输出CSB页的读取结果。为了读取MSB页，可以向所选择的存储单元的字线提供读取电压RD3。具有低于读取电压RD3的阈值电压的存储单元可以被存储为逻辑“1”，并且具有等于或高于读取电压RD3的阈值电压的存储单元可以被存储为逻辑“0”。接下来，可以向所选择的存储单元的字线提供读取电压RD7。具有低于读取电压RD7的阈值电压的存储单元可以保持先前存储的逻辑“0”。具有等于或高于读取电压RD7的阈值电压的存储单元可以从先前存储的逻辑“0”切换到逻辑“1”。在处理完成之后，可以输出MSB页的读取结果。在这种正常读取操作期间，由于存储单元的劣化，可能发生读取失败。根据本发明构思的示例实施例的非易失性存储器件100可以执行OCVS读取操作以根据外部请求或内部判断提供高可靠性，并将其结果提供给外部。图5是示出了根据本发明构思的示例实施例的读取非易失性存储器件的方法的流程图。参考图5，非易失性存储器件100可以根据设置的读取操作模式来执行正常读取操作和OCVS读取操作之一。在操作S110中，非易失性存储器件100可以验证与所请求的读取操作相关的设置值。例如，控制逻辑器件150可以检查请求读取的页是MSB、CSB还是LSB。此外，控制逻辑器件150可以检查读取信号的应用顺序以读取所选择的页。此外，控制逻辑器件150可以检查当前读取操作的模式是正常读取操作模式还是OCVS读取操作模式。在正常读取操作模式中，可以提供读取信号一次以识别存储单元的一个状态，即，以识别多个页数据中的一个页数据。另一方面，在OCVS读取操作模式中，可以提供具有不同电平的读取信号多次以识别存储单元的一个状态，并且可以对所感测的数据执行比较操作。在操作S120中，可以确定读取操作模式是否是OCVS读取操作模式。当读取操作模式不是OCVS读取操作模式时，在操作S130中，控制逻辑器件150可以控制电压产生器160和页缓冲器130以执行其中提供读取信号一次的正常读取操作。因此，可以向所选择的存储单元的字线提供与读取信号相对应的读取电压，并且页缓冲器130可以感测存储单元是导通还是关断。接下来，在操作S140中，所感测的数据可以存储在页缓冲器130的锁存器中。另一方面，当设置的读取操作模式是OCVS读取操作模式时，在操作S150中，控制逻辑器件150可以控制电压产生器160和页缓冲器130以执行其中提供读取信号多次的OCVS读取操作。在OCVS读取操作模式中，根据多个读取信号，可以向所选择的存储单元的字线提供具有不同电平的读取电压，或者可以在不同的时间点提供多个锁存信号。将在下面参考图6更详细地讨论OCVS读取操作。在操作S160中，控制逻辑器件150可以确定读取操作是否完成。当确定对所选择的页的存储单元的读取操作完成时，在操作S170中，可以输出在正常操作模式或OCVS读取操作模式中计算的读取结果。相反，当需要对所选择的存储单元进行附加的读取操作时，控制逻辑器件150可以返回到操作S120。图6是根据本发明构思的示例实施例的OCVS读取操作的流程图。参考图6，示出了在图5的操作S150中示出的OCVS读取操作。在操作S151中，控制逻辑器件150可以设置读取信号。读取信号可以包括读取计数的信息和关于读取信号的电平的信息，其中关于读取信号的电平的信息确定读取信号之间的间隔。读取计数可以表示所选择的存储单元的一个特定状态，即，针对多个页数据中的一个页数据的搜索次数。例如，当所选择的存储单元是TLC时，读取计数可以指示为了区分LSB页的擦除状态E0和编程状态P1所提供的读取信号的数量。也就是说，读取计数可以指示在擦除状态E0和编程状态P1之间的阈值电压范围中具有不同电平的读取电压的应用次数。备选地，读取计数可以指在感测节点中在不同电位改变时间点执行的数据锁存操作的次数尽管向所选择的存储单元提供相同的读取电压。这里，读取计数可以被设置为至少两个。此外，读取信号之间的间隔可以指具有不同电平的读取电压之间的电压间隔或者在不同电位改变时间点执行的数据锁存操作之间的时间间隔。在操作S152中，控制逻辑器件150可以根据读取信号来感测所选择的存储单元的数据。更具体地，可以根据读取电压的应用次数和读取电压之间的电压间隔来感测所选择的存储单元的数据，或者可以根据在不同电位改变时间点执行的数据锁存操作的次数和数据锁存操作之间的时间间隔来感测所选择的存储单元的数据。在操作S153中，控制逻辑器件150可以将所感测的数据存储在锁存器中。这里，可以通过不同的锁存器来感测并存储通过不同读取信号获得的数据。在操作S154中，控制逻辑器件150可以确定当前读取计数是否是设置的最终读取计数。最终读取计数可以与操作S151中设置的值相对应。当当前执行的读取操作的读取计数不是最终读取计数时，控制逻辑器件150可以进行到操作S155。在操作S155中，控制逻辑器件150可以递增读取计数，并且可以再次执行操作S152和S153以感测并存储通过对读取信号进行递增计数获得的数据。另一方面，当当前执行的读取操作的读取计数是最终读取计数时，控制逻辑器件150可以进行到操作S156。在操作S156中，控制逻辑器件150可以对通过具有不同电平的读取信号获得的数据进行比较，并且可以输出所选择的读取结果作为单个读取结果。图7是示出了根据本发明构思的示例实施例的通过具有不同电平的读取电压执行的OCVS读取操作的时序图。参考图7，可以改变提供给字线以执行OCVS读取操作的读取电压。为了说明本发明构思的示例实施例，将描述将OCVS读取操作应用于TLC的MSB页的情况作为示例。对于MSB页的OCVS读取操作，首先，可以向所选择的存储单元的字线提供读取电压RD3_1。此外，当通过缓冲器PB1至PBn中的每一个完成对位线和感测节点页的预充电PRCH和电位改变操作时，可以激活第一锁存信号LTCH_1。这里，与读取电压RD3_1相对应的数据可以存储在第一锁存器集中。接下来，可以向所选择的存储单元的字线提供读取电压RD3_2。读取电压RD3_2可以高于读取电压RD3_1，但是与用于识别一个状态的电压相对应类似于读取电压RD3_1。当通过缓冲器PB1至PBn中的每一个完成对位线和感测节点页的预充电PRCH和电位改变操作时，可以激活第二锁存信号LTCH_2。这里，与读取电压RD3_2相对应的数据可以存储在页缓冲器PB1至PBn的第二锁存器集中。此外，可以向所选择的存储单元的字线提供读取电压RD3_3。读取电压RD3_3可以高于读取电压RD3_2，但是与用于识别一个状态的电压相对应类似于读取电压RD3_1和读取电压RD3_2。当通过缓冲器PB1至PBn中的每一个完成对位线和感测节点页的预充电PRCH和电位改变操作时，可以激活第三锁存信号LTCH_3。这里，与读取电压RD3_3相对应的数据可以存储在第三锁存器集中。接下来，通过对存储在第一锁存器集至第三锁存器集中的结果进行比较，可以选择锁存器集之一。图8A是示出了根据本发明构思的示例实施例的通过在不同时间点提供的锁存信号执行的OCVS读取操作的时序图。参考图3和图8A，可以通过以下方式执行OCVS读取操作：感测节点在不同的电位改变时间点进行感测并且存储多个所感测的数据。从时间T0到时间T1，可以执行预充电操作。在预充电操作中，可以对连接到多个页缓冲器PB1至PBn的位线BL1至BLn和感测节点SO进行充电。例如，当控制信号BLSHF和BLSLT以及负载信号LOAD被激活时，感测节点SO和位线BL可以被预充电至特定电平。在时间T1，当以高电平对负载信号LOAD进行去激活时，关断PMOS晶体管PM1以中断从电源到感测节点SO的电流供应。因此，根据存储单元是导通还是关断，感测节点SO的电平可以随流入位线BL的电流的大小而变化。当所选择的存储单元是导通单元时，流入位线BL的电流可以相对较大。因此，感测节点SO的电平可以相对快速地降低。另一方面，当所选择的存储单元是关断单元时，感测节点SO的电平可以保持在基本恒定的电平。然而，分布在谷附近的存储单元可以是放置在导通单元和关断单元之间的边界处的存储单元。因此，可以根据电位改变时间点来改变对存储单元是导通单元还是关断单元的确定。也就是说，即使当电位改变时间点略微减小时，分布在谷附近的存储单元也可能被识别为关断单元。另一方面，即使当电位改变时间点略微增加时，分布在谷附近的存储单元也可能被识别为导通单元。也就是说，在具有类似于提供给字线的读取电压的电平的阈值电压的存储单元中，可以通过使电位改变时间提前来预期具有增加的读取电压的感测效果。另一方面，在具有分布在读取电压周围的阈值电压的存储单元中，可以通过使电位改变时间延迟来预期具有降低的读取电压的感测效果。因此，在不同的电位改变时间点对感测节点SO进行多次感测可以具有与通过改变字线电压并由此对位线BL进行预充电实现的感测节点SO的感测效果相同的效果。可以在比时间T2早Δt的时间点激活控制信号LTCH_1。也就是说，可以在相同的读取电压条件下，向页缓冲器PB1至PBn中的每一个的第一锁存器LT_1提供用于锁存与感测节点SO的状态相对应的逻辑值的控制信号LTCH_1。此外，在时间T2，可以向页缓冲器PB1至PBn中的每一个的第二锁存器LT_2提供用于锁存感测节点SO的状态的控制信号LTCH_2。此外，在比时间T2晚Δt的时间点，可以向页缓冲器PB1至PBn中的每一个的第三锁存器LT_3提供用于锁存感测节点SO的状态的控制信号LTCH_3。图8B是示出了在图8A的控制信号条件下感测节点的电平变化的波形图。参考图8B，感测节点SO的电平变化可以取决于存储单元的阈值电压电平和电位改变时间点处的锁存结果。例如，从时间T0到时间T1的时段可以被称为预充电时段，从时间T1到时间T2的时段可以被称为电位改变时段，并且时间T2之后的时段可以被称为锁存时段。同时，如上面参考图7所述，在电位改变时段中可以去激活负载信号LOAD，并且在锁存时段中可以去激活控制信号BLSHF。在预充电时段中，可以激活负载信号LOAD和控制信号BLSHF二者以对位线BL和感测节点SO进行预充电。在预充电时段中，可以将位线电压电平VBL充电至第一电压电平V1。在预充电时段中，可以将感测节点SO充电至感测节点电压VSO。在电位改变时段开始的时间T1处，可以去激活负载信号LOAD。在该时段中，控制信号BLSHF仍然可以保持激活状态。因此，在感测节点SO中充电的电荷可以根据存储单元的阈值电压电平移动到位线BL。在具有高于读取电压的阈值电压的强关断单元的情况下，感测节点SO的电平变化可以相对较小。在电位改变时段期间强关断单元的感测节点SO的电位变化由图8B中的虚线C0指示。在具有低于读取电压的阈值电压的强导通单元的情况下，感测节点SO的电平变化可能相对较大。在电位改变时段期间强导通单元的感测节点SO的电位变化由图8B中的实线C1指示。强关断单元和强导通单元二者都不会受到电位改变时间点的略微变化的显著影响。感测具有分布在读取电压附近的阈值电压的存储单元的感测节点SO的电位变化分别由图8B中的实线C2、C3和C4指示。实线C2示出了具有略低于读取电压的阈值电压的存储单元的电位改变趋势。实线C3示出了具有与读取电压几乎相似的阈值电压的存储单元的电位改变趋势。实线C4示出了具有略高于读取电压的阈值电压的存储单元的电位改变趋势。可以在早于时间T2一段参考时间的锁存时间点处提供用于锁存存储单元的感测节点SO的第一锁存信号LTCH_1。当通过第一锁存信号LTCH_1对感测节点SO进行锁存时，与关断单元相对应的逻辑值以及与导通单元相对应的逻辑值可以分别锁存在强关断单元和强导通单元中。然而，与导通单元相对应的逻辑值可以锁存在与实线C2相对应的具有相对低的阈值电压的存储单元中。另一方面，与关断单元相对应的逻辑值可以锁存在与实线C3和C4相对应的存储单元中。当通过第二锁存信号LTCH_2对感测节点SO进行锁存时，逻辑“0”和逻辑“1”可以分别锁存在强关断单元与C0相对应和强导通单元与C1相对应中，如在第一锁存信号LTCH_1的情况中一样。然而，在与实线C2相对应的存储单元的情况下，可以锁存与导通单元相对应的逻辑值。另一方面，在与实线C3相对应的存储单元的情况下，可以通过第二锁存信号LTCH_2来对感测节点SO的陷阱电平电位V2进行锁存。也就是说，可以不区分逻辑“0”和逻辑“1”。在与实线C4相对应的存储单元的情况下，可以锁存与关断单元相对应的逻辑值。当通过第三锁存信号LTCH_3对感测节点SO进行锁存时，逻辑“0”和逻辑“1”可以分别锁存在强关断单元与C0相对应和强导通单元与C1相对应中，如在第一锁存信号LTCH_1的情况中一样。然而，在与实线C2和C3相对应的具有阈值电压的存储单元的情况下，可以锁存与导通单元相对应的逻辑“1”，并且在与实线C4相对应的具有阈值电压的存储单元的情况下，可以锁存与关断单元相对应的逻辑“0”。如上所述，描述了在不同电位改变时间点锁存感测节点SO的状态以识别存储单元之一的状态的方法。根据电位改变时间点，可以提供与向字线提供具有不同电平的读取电压的效果基本类似的效果。图9是示出了将根据参考图8A和图8B描述的示例实施例的OCVS读取操作应用于三级单元TLC的最高有效位MSB页的示例的时序图。参考图9，可以执行基于读取电压RD3的读取操作和基于读取电压RD7的读取操作，以便读取TLC的MSB页。接下来，可以执行初始化页缓冲器和字线的电压的读取恢复。首先，为了执行基于读取电压RD3的OCVS读取操作，可以对位线和感测节点SO进行预充电。可以向所选择的存储单元的字线提供读取电压RD3。当预充电完成时，可以在页缓冲器PB1至PBn中执行根据存储单元的状态产生感测节点SO的电位变化的电位改变操作请参考图2。此外，可以通过在不同的时间点提供的锁存信号LTCH_1、LTCH_2和LTCH_3顺序地锁存所选择的存储单元的状态。此时，锁存的数据可以存储在页缓冲器PB1至PBn中的每一个所包括的多个锁存器中。接下来，可以对位线和感测节点SO进行预充电以执行基于读取电压RD7的OCVS读取操作。可以向所选择的存储单元的字线提供读取电压RD7。当预充电完成时，可以在页缓冲器PB1至PBn中执行根据存储单元的状态产生感测节点SO的电位变化的电位改变操作。此外，可以通过在不同的时间点提供的锁存信号LTCH_1、LTCH_2和LTCH_3顺序地锁存所选择的存储单元的状态，并且可以将锁存的数据存储在页缓冲器PB1至PBn中的每一个所包括的多个锁存器中。在基于读取电压RD7的读取操作的预充电时段中，可以对锁存在页缓冲器PB1至PBn中的每一个所包括的锁存器中的数据执行比较和选择操作。也就是说，可以对通过第一锁存信号LTCH_1锁存的数据和通过第二锁存信号LTCH_2锁存的数据进行比较以对存储单元的数量进行计数。此外，可以对通过第二锁存信号LTCH_2锁存的数据和通过第三锁存信号LTCH_3锁存的数据进行比较以对存储单元的数量进行计数。通过对所计数的存储单元的数量进行比较，可以选择通过锁存信号LTCH_1、LTCH_2和LTCH_3锁存的数据集之一。该过程由图9中的数据固定指示。当基于读取电压RD7的OCVS读取操作完成时，可以以流水线方式执行数据比较和选择操作以及读取恢复。在读取恢复时段中，位线和感测节点SO可以恢复初始电压电平。这里，在读取电压RD7的条件下，可以通过比较操作来选择分别通过锁存信号LTCH_1、LTCH_2和LTCH_3锁存的数据集之一。此外，可以处理基于读取电压RD3的OCVS结果和基于读取电压RD7的OCVS结果以确定MSB数据。图10A、图10B和图10C是分别示出了使用感测节点SO的三个锁存结果选择数据的方法的示意图。图10A示出了在通过OCVS读取操作感测的存储单元的阈值电压分布在谷的左侧的情况下选择数据的方法。图10B示出了在通过OCVS读取操作感测的存储单元的阈值电压分布在谷的右侧的情况下选择数据的方法。图10C示出了在通过OCVS读取操作感测的存储单元的阈值电压分布在谷附近的情况下选择数据的方法。参考图10A、图10B和图10C，可以根据OCVS读取操作对存储在锁存器集中的存储单元的阈值电压的电平进行建模，以区分存储单元的两个状态S1和S2。当在不同的时间点锁存读取电压或者提供不同电平的读取电压时，可以在图10A、图10B和图10C的散布图中示出存储单元的阈值电压的分布。例如，在相同的读取电压条件下，分别通过第一锁存信号LTCH_1、第二锁存信号LTCH_2和第三锁存信号LTCH_3锁存的感测节点SO的状态可以与分别通过与读取信号相对应的读取电压①、②和③感测并存储的数据相匹配。分别与读取电压①、②和③相对应的锁存结果可以被称为第一锁存器集、第二锁存器集和第三锁存器集，读取电压①、②和③与读取信号相对应。也就是说，第一锁存器集、第二锁存器集和第三锁存器集中的每一个可以表示多个锁存器集中的存储通过第一锁存信号LTCH_1、第二锁存信号LTCH_2和第三锁存信号LTCH_3锁存的数据的锁存器。在该假设下，可以通过对第一锁存器集和第二锁存器集进行比较来对具有分布在读取电压①与读取电压②之间的阈值电压的存储单元进行计数。例如，当在异或XOR操作中处理分别锁存在第一锁存器集和第二锁存器集中的数据时，可以对具有分布在读取电压①与读取电压②之间的阈值电压的存储单元的数量nC1进行计数。类似地，也可以对具有分布在读取电压②与读取电压③之间的阈值电压的存储单元的数量nC2进行计数。可以由图1中所示的单元计数器170执行这种计数操作。当对存储单元的数量nC1和nC2进行计数时，控制逻辑器件150可以将第一存储单元的数量nC1与第二存储单元的数量nC2之间的差值|nC1-nC2|与第一参考值A进行比较。同时，当差值|nC1-nC2|等于或大于第一参考值A时，可以对所计数的第一存储单元的数量nC1和所计数的第二存储单元的数量nC2进行比较。根据第一存储单元的数量nC1与第二存储单元的数量nC2之间的比较结果，可以选择存储在第一锁存器集和第三锁存器集之一中的数据。同时，当所计数的第一存储单元的数量nC1和所计数的第二存储单元的数量nC2等于或大于第二参考值B时，确定读取失败并且可以执行读取恢复。此外，当差值|nC1-nC2|小于第一参考值A时，可以选择存储在第二锁存器集中的数据。在该情况下，可以输出所计数的第一存储单元的数量nC1和所计数的第二存储单元的数量nC2之一，而不需要与第二参考值B进行比较。也就是说，当差值|nC1-nC2|小于第一参考值A时，由于可以输出所计数的第一存储单元的数量nC1和所计数的第二存储单元的数量nC2之一而不需要与第二参考值B进行比较，因此第一参考值A可以定义误差排除范围。参考图10A，当确定差值|nC1-nC2|等于或大于第一参考值A且小于第二参考值B并且所计数的第一存储单元的数量nC1大于所计数的第二存储单元的数量nC2时，控制逻辑器件150可以选择与读取电压③相对应的锁存器集。也就是说，可以将与谷相对应的读取结果确定为存储在第三锁存器集中的数据。参考图10B，当确定差值|nC1-nC2|等于或大于第一参考值A且小于第二参考值B并且所计数的第二存储单元的数量nC2大于所计数的第一存储单元的数量nC1时，控制逻辑器件150可以选择与读取电压①相对应的锁存器集。也就是说，可以将与谷相对应的读取结果确定为存储在第一锁存器集中的数据。参考图10C，当确定差值|nC1-nC2|小于第一参考值A即，所计数的第一存储单元的数量nC1与所计数的第二存储单元的数量nC2相同、或者所计数的第一存储单元的数量nC1与所计数的第二存储单元的数量nC2之差小于参考值时，控制逻辑器件150可以选择与读取电压②相对应的锁存器集。也就是说，可以将与谷相对应的读取结果确定为存储在第二锁存器集中的数据。图11A、图11B、图11C和图11D是分别示出了使用感测节点SO的两个锁存结果来选择数据的方法的示意图。由于图11A至图11D类似于图10A至图10C，因此将省略其重复描述并且将主要描述不同之处。当对存储单元的数量nC0进行计数时，控制逻辑器件150可以将存储单元的数量nC0与第一参考值A和第二参考值B进行比较。第一参考值A可以小于第二参考值B。当存储单元的数量nC0等于或大于第二参考值B时，确定读取失败并且可以执行读取恢复。同时，由于第一参考值A小于第二参考值B，因此第一参考值A可以定义误差排除范围。同时，当存储单元的数量nC0等于或大于第一参考值A且小于第二参考值B时，可以将所计数的第一存储单元的数量nC1与所计数的第二存储单元的数量nC2进行比较。根据所计数的第一存储单元的数量nC1与所计数的第二存储单元的数量nC2之间的比较结果，可以选择存储在第一锁存器集和第三锁存器集之一中的数据。此外，当存储单元的数量nC0小于第一参考值A时，可以选择存储在第一锁存器集和第二锁存器集之一中的数据。参考图11A，当确定存储单元的数量nC0等于或大于第一参考值A且小于第二参考值B并且第一存储单元的数量nC1小于第二存储单元的数量nC2时，控制逻辑器件150可以选择与读取电压②相对应的锁存器集。也就是说，可以将与谷相对应的读取结果确定为存储在第二锁存器集中的数据。图11B示出了对在上述状态S1和S2下处于等于、小于或大于特定电平的电平的存储单元进行计数的方法。图11B示出了对在特定状态下的存储单元进行计数的方法，在该特定状态中，对多级单元MLC或三级单元TLC执行OCVS读取操作。参考图11B，可以通过从基于读取电压①获得的读取结果导通单元的数量中减去分配给两个状态的存储单元的数量28来计算第一存储单元的数量nC1。此外，可以通过从基于读取电压②获得的读取结果关断单元的数量中减去分配给四个状态的存储单元的数量48来计算第二存储单元的数量nC2。参考图11C，当存储单元的数量nC0等于或大于第一参考值A且小于第二参考值B并且所计数的第一存储单元的数量nC1大于所计数的第二存储单元的数量nC2时，控制逻辑器件150可以选择与读取电压①相对应的锁存器集。也就是说，可以将与谷相对应的读取结果确定为存储在第一锁存器集中的数据。参考图11D，当存储单元的数量nC0小于第一参考值A时即，确定所计数的第一存储单元的数量nC1与所计数的第二存储单元的数量nC2相同或相似时，控制逻辑器件150可以选择并输出第一锁存器集或第二锁存器集。同时，上述第一参考值A可以是被设置为在存储单元的初始状态和保持状态二者中导出谷的值。因此，第一参考值A可以覆盖初始状态和保持状态二者，但是可能无法精确地导出期望的或者最佳的谷。更具体地，参考图10A至图10C中所示的示例实施例，随着阈值电压的分布逐渐进入保持状态，第一存储单元的数量nC1、第二存储单元的数量nC2以及差值|nC1-nC2|具有逐渐增加的水平。当假设在保持状态下随时间增加的差值|nC1-nC2|大于第一参考值A时，可以输出存储在第一锁存器集和第三锁存器集之一中的数据。然而，存在的问题在于，由于具有增加的计数水平的第一存储单元的数量nC1和第二存储单元的数量nC2变得大于第二参考值B，因此可能发生读取失败错误。因此，通过响应于差值|nC1-nC2|的增量而增加第一参考值A，可以输出存储在第一锁存器集和第三锁存器集之一中的数据，而不需要将第一锁存器集和第三锁存器集与第二参考值B进行比较。此外，尽管OCVS读取操作提供多个读取信号以识别所选择的存储单元的状态，但是由于多个读取信号的电平或多个读取信号之间的间隔是固定的或者多个读取信号的数量是固定的，因此可能无法精确地导出期望的或者最佳的谷或者可能需要过多的读取时间来导出期望的或者最佳的谷。图12是示出了根据本发明构思的示例实施例的补偿非易失性存储器件的劣化的方法的流程图。在操作S1210中，控制逻辑器件150可以向多个存储单元中所选择的存储单元提供劣化检测信号。控制逻辑器件150可以根据外部提供的命令CMD或地址ADD向存储单元的字线提供劣化检测信号。控制逻辑器件150可以向存储单元的字线提供劣化检测信号以执行设置的或者预定的虚设读取操作。也就是说，根据本发明构思的示例实施例的劣化检测信号可以被理解为用于执行虚设读取操作的虚设电压。假设物理页包括三个位页LSB、CSB和MSB，可以在位页中的每一个位页的读取操作之前提供劣化检测信号，以检测每个读取操作中的位页中的每一个位页的劣化水平。此外，假设位页包括三个页数据，可以在页数据中的每一个页数据的读取操作之前提供劣化检测信号，以检测每个读取操作中的页数据中的每一个页数据的劣化水平。此外，可以在连接到不同字线的存储单元中的每一个存储单元的读取操作之前提供劣化检测信号，以检测每个读取操作中的不同的存储单元中的每一个存储单元的劣化水平。劣化检测信号可以具有与所选择的存储单元的多个状态之一相对应的电压电平。例如，劣化检测信号可以具有与所选择的存储单元的多个状态中的最高状态和最低状态之一相对应的电压电平。当向所选择的存储单元的字线提供具有与最高状态相对应的电压电平的劣化检测信号时，控制逻辑器件150可以对所选择的存储单元中的关断单元进行计数。当向所选择的存储单元的字线提供具有与最低状态相对应的电压电平的劣化检测信号时，控制逻辑器件150可以对所选择的存储单元中的导通单元进行计数。例如，与最高状态相对应的劣化检测信号可以具有与设置在最高状态与最高状态的先前状态之间更具体地，最高状态与紧接最高状态之下的状态之间的阈值电压相对应的电压电平，并且与最低状态相对应的劣化检测信号可以具有与设置在最低状态与最低状态的下一个状态之间更具体地，最低状态与紧接最低状态之上的状态之间的阈值电压相对应的电压电平。在操作S1230中，控制逻辑器件150可以根据在提供劣化检测信号时所计数的导通单元和关断单元的计数值来检测所选择的存储单元的劣化水平。例如，假设向所选择的存储单元提供与最高状态相对应的劣化检测信号且对关断单元的数量进行计数，控制逻辑器件150可以通过对当前最高状态下关断单元的计数值与初始最高状态下关断单元的计数值进行比较来确定劣化水平。当当前最高状态下关断单元的计数值与初始最高状态下关断单元的计数值相同或者二者之差小于参考值时，可以确定劣化水平较低。另一方面，当当前最高状态下关断单元的计数值与初始最高状态下关断单元的计数值相差超过参考值时，可以确定劣化水平较高。与上述说明类似，假设向所选择的存储单元提供与最低状态相对应的劣化检测信号且对导通单元的数量进行计数，控制逻辑器件150可以通过对当前最低状态下导通单元的计数值与初始最低状态下导通单元的计数值进行比较来确定劣化水平。当当前最低状态下导通单元的计数值与初始最低状态下导通单元的计数值相同或者二者之差小于参考值时，可以确定劣化水平较低。另一方面，当当前最低状态下导通单元的计数值与初始最低状态下导通单元的计数值相差超过参考值时，可以确定劣化水平较高。在操作S1250中，可以根据劣化水平来确定读取参数，并且可以将所确定的读取参数应用于读取信号集。读取参数可以包括以下至少一个：读取信号的数量、读取信号的至少一个电平、以及定义读取操作的结果中的误差排除范围的至少一个参考值，其被包括在读取信号集中的每一个读取信号集中。可以将读取信号集提供给所选择的存储单元的字线以执行读取操作。读取信号集之一可以包括至少一个读取信号。当读取信号集包括多个读取信号时，可以执行上述OCVS读取操作，并且当读取信号集包括一个读取信号时，可以执行正常读取操作。因此，一个页数据可以由一个读取信号集引导lead。此外，配置一个位页的不同页数据可以由读取信号集引导，从而可以从读取信号引导出一个位页。控制逻辑器件150可以通过将检测到的劣化水平与参考劣化水平进行比较来确定读取参数。通常，存储单元的阈值电压的分布的变化可以根据编程状态而变化。例如，在擦除状态或子编程状态下分布可能趋于相对向右扩散，且在主编程状态下分布可能趋于相对向左移位。此外，存储单元的阈值电压的分布的变化针对字线可以不同。因此，可以在用于读取存储单元的编程状态中的一个编程状态和另一个编程状态下分别设置不同的参考劣化水平。例如，可以在存储单元的不同编程状态下设置不同的参考劣化水平。此外，可以在连接到存储单元的多个字线中的一个字线和另一个字线中分别设置不同的参考劣化水平。例如，可以将不同的参考劣化水平设置到连接到不同字线的存储单元。同时，在本发明构思的上述示例实施例中，描述了可以根据要读取的存储单元的编程状态并根据字线分别设置不同的参考劣化水平。然而，在一些示例实施例中，可以在要读取的存储单元的编程状态下设置相同的参考劣化水平，并且可以在要读取的存储单元的编程状态中的一个编程状态和另一个编程状态中分别提供具有不同电平的劣化检测信号。在这种情况下，可以获得改变参考劣化水平的效果。类似地，可以向连接到存储单元的多个子线中的一条字线和另一条字线分别提供具有不同电平的劣化检测信号。参考劣化水平可以包括多个参考劣化水平。例如，参考劣化水平可以包括第一参考劣化水平和第二参考劣化水平。更具体地，控制逻辑器件150可以通过将检测到的劣化水平与第一参考劣化水平进行比较来确定分别包括在读取信号集中的读取信号的数量。例如，当检测到的劣化水平低于第一参考劣化水平时，控制逻辑器件150可以将读取信号的数量确定为1。当一个读取信号集的读取信号的数量被确定为1时，可以执行正常读取操作。同时，当检测到的劣化水平低于第一参考劣化水平时，可以根据检测到的劣化水平与第一参考劣化水平之差来确定读取信号的至少一个电平。另一方面，当检测到的劣化水平等于或大于第一参考劣化水平时，控制逻辑器件150可以将读取信号的数量确定为2或更大。当读取信号集的读取信号的数量被确定为2或更大时，可以执行OCVS读取操作。同时，当检测到的劣化水平等于或大于第一参考劣化水平时，控制逻辑器件150可以通过将检测到的劣化水平与高于第一参考劣化水平的第二参考劣化水平进行比较来确定多个读取信号的电平。例如，当检测到的劣化水平低于第二参考劣化水平时，控制逻辑器件150可以确定多个读取信号的电平，使得多个读取信号之间的间隔小于参考间隔。此外，当检测到的劣化水平等于或高于第二参考劣化水平时，控制逻辑器件150可以确定多个读取信号的电平，使得多个读取信号之间的间隔大于参考间隔。控制逻辑器件150可以通过将检测到的劣化水平与参考劣化水平进行比较来改变定义误差排除范围的参考值的水平。例如，控制逻辑器件150可以根据检测到的劣化水平与参考劣化水平之差来增大参考值。随着存储单元逐渐进入保持状态，劣化水平可能增加，由此增加定义误差排除范围的参考值的水平。例如，参考值可以逐步增加。同时，根据上述示例实施例，可以通过将检测到的劣化水平与参考劣化水平进行比较来确定读取参数。然而，在一些示例实施例中，可以以查找表的形式设置与劣化水平相对应的读取参数，并且可以基于参考查找表检测到的劣化水平来确定读取信号集中的每一个读取信号集中包括的读取参数，例如读取信号的数量、读取信号的至少一个电平以及定义读取操作的结果的误差排除范围的至少一个参考值。这里，查找表可以包括与存储单元的不同编程状态中的每一个编程状态相对应的读取参数。此外，查找表可以包括与不同字线中的每一个字线相对应的读取参数。图13是示出了根据图12的示例实施例的读取非易失性存储器件的方法的示意图。为了描述本发明构思的示例实施例，将描述读取三级单元TLC的中间有效位CSB页的情况作为示例。在读取CSB页之前，可以向所选择的存储单元的字线提供劣化检测信号Sdd。在示例实施例中，劣化检测信号Sdd可以被假设为具有与设置在最高状态与最高状态的先前状态之间更具体地，最高状态与紧接最高状态之下设置的状态之间的阈值电压相对应的电压电平。当提供劣化检测信号Sdd时，控制逻辑器件150可以对处于最高状态的关断单元的数量进行计数。控制逻辑器件150可以通过将当前最高状态下关断单元的计数值与初始最高状态下关断单元的计数值进行比较来确定劣化水平。控制逻辑器件150可以根据劣化水平来确定应用于第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4的读取参数。在图13中，第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4中的每一个被示为具有多个读取信号。然而，如上所述，第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4可以包括至少一个读取信号。例如，第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4中的每一个可以包括一个读取信号。可以通过合并基于第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4的读取操作的结果来输出CSB页的最终读取数据。图14是示出了根据本发明构思的另一示例实施例的补偿非易失性存储器件的劣化的方法的流程图。由于图14中所示的示例实施例与图12所示的示例实施例的类似，因此将省略其重复描述并且将主要描述不同之处。参考图14，在操作S1410中，控制逻辑器件150可以将读取信号集中的先前读取信号集提供给多个存储单元中的所选择的存储单元。先前读取信号集可以包括多个读取信号。当提供先前读取信号集时，可以将与配置一个位页的页数据中的先前页数据相对应的读取操作的结果锁存在多个锁存器集中。也就是说，由于提供了先前读取信号集，因此可以以OCVS读取操作方式读取先前页数据。参考图10A至图10C和图11A至图11D，可以根据锁存在多个锁存器集中的读取操作的结果对分布在读取信号集中包括的读取信号之间的存储单元的数量进行计数。此外，参见图10A至图10C，可以计算存储单元的数量之间的差值。在操作S1430中，当提供先前读取信号时，控制逻辑器件150可以基于以下至少一项来检测所选择的存储单元的劣化水平：分布在读取信号之间的存储单元的计数值和分布在读取信号之间的存储单元的数量的差值。例如，控制逻辑器件150可以通过将读取信号之间的存储单元的当前计数值与分布在读取信号之间的存储单元的初始计数值进行比较来确定劣化水平。此外，控制逻辑器件150可以通过将分布在读取信号之间的存储单元的数量之间的当前差值与设置在读取信号之间的存储单元的数量之间的初始差值进行比较来确定劣化水平。由于读取信号分布在谷周围以读取页数据，因此在初始状态下分布在读取信号之间的存储单元的数量的计数值和它们之间的差值可以设置为低水平。然而，随着存储单元逐渐进入保持状态，在擦除状态或子编程状态的情况下阈值电压可能向右移位，并且在主编程状态的情况下阈值电压可能向左移动。因此，分布在读取信号之间的存储单元的数量的计数值和它们之间的差值可以改变为高水平。因此，当分布在读取信号之间的存储单元的数量的计数值和差值与初始状态下的计数值和差值相同或者差小于参考值时，控制逻辑器件150可以确定劣化水平较低。此外，当在分布在读取信号之间的存储单元的数量的计数值和差值与初始状态下的计数值和差值之差大于参考值时，控制逻辑器件150可以确定劣化水平较高。在操作S1450中，可以根据劣化水平来确定读取参数，并且可以将所确定的读取参数应用于后续读取信号集。可以将后续读取信号集提供给所选择的存储单元的字线以执行后续读取操作。可以从后续读取信号集中读取配置一个位页的不同页数据，并且后续读取信号集中的每一个读取信号集可以包括至少一个读取信号。图15是示出了根据图14的示例实施例的读取非易失性存储器件的方法的示意图。为了描述本发明构思的示例实施例，将描述读取三级单元TLC的中间有效位CSB页的情况。参考图15，控制逻辑器件150可以将读取信号集中的先前读取信号集提供给多个存储单元中的所选择的存储单元。在示例实施例中，假设包括多个读取电压的第一读取信号集RD2是先前读取信号集，并且包括至少一个读取电压的第二读取信号集RD6和包括至少一个读取电压的第三读取信号集RD4是后续读取信号集。在图15中，第二读取信号集RD6和第三读取信号集RD4中的每一个可以包括多个读取信号。然而，如上所述，第二读取信号集RD6和第三读取信号集RD4可以包括至少一个读取信号。例如，第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4中的每一个可以包括一个读取信号。同时，在上述示例性实施例中，尽管第一读取信号集RD2被定义为先前读取信号集，并且第二读取信号集RD6和第三读取信号集RD4被定义为后续读取信号集，但是第二读取信号集RD6和第三读取信号集RD4之一可以被定义为先前读取信号集，并且其他读取信号集可以被定义为后续读取信号集。也就是说，先前后续读取信号集可以根据本发明构思的示例实施例而变化。当提供包括多个读取电压的第一读取信号集RD2时，用于区分配置CSB页的页数据中的编程状态P1和P2的读取操作的结果可以被锁存在多个锁存器集中。根据读取操作的结果，可以对设置在第一读取信号集RD2的多个读取电压之间的存储单元的数量进行计数，并且可以计算存储单元的数量之间的差值。控制逻辑器件150可以通过对设置在第一读取信号集RD2的多个读取电压之间的存储单元的当前计数值与设置在第一读取信号集RD2的多个读取电压之间的存储单元的初始计数值进行比较来确定劣化水平。此外，控制逻辑器件150可以通过对设置在第一读取信号集RD2的多个读取电压之间的存储单元的数量之间的当前差值与设置在第一读取信号集RD2的多个读取电压之间的存储单元的数量之间的初始差值进行比较来确定劣化水平。控制逻辑器件150可以根据劣化水平来确定应用于与后续读取信号集相对应的第二读取信号集RD6和第三读取信号集RD4的读取参数。通过合并根据第一读取信号集RD2、第二读取信号集RD6和第三读取信号集RD4的读取操作的结果，可以输出CSB页的最终读取数据。同时，在上述说明中，可以根据存储单元的劣化水平来确定应用于第二读取信号集和第三读取信号集的读取参数，其中存储单元的劣化水平是根据与先前读取信号集相对应的第一读取信号集检测到的。然而，在一些示例实施例中，可以基于根据第一读取信号集检测到的存储单元的劣化水平来确定应用于第二读取信号集的读取参数，并且可以基于根据第二读取信号集检测到的存储单元的劣化水平来确定应用于第三读取信号集的读取参数。此外，在一些示例实施例中，可以基于根据上述劣化检测信号检测到的劣化水平来确定应用于与先前读取信号集相对应的第一读取信号集的读取参数。也就是说，基于劣化检测信号确定的读取参数可以应用于第一读取信号集的操作，基于第一读取信号集确定的读取参数可以应用于第二读取信号集的操作，且基于第二读取信号集确定的读取参数可以应用于第三读取信号集的操作。如上所述，可以通过将检测到的劣化水平与参考劣化水平进行比较来确定读取参数，或者可以以查找表的形式提供与劣化水平相对应的读取参数并且基于参考查找表检测到的劣化水平来确定该读取参数。同时，可以根据通过将一个页缓冲器的页缓冲器PB1至PBn分组为多个计数部分并顺序地对多个计数部分进行计数而计算出的计数值来确定根据本发明构思的示例实施例的读取参数中的定义误差排除范围的参考值。在下文中，将参考图16详细描述根据本发明构思的示例实施例的确定参考值的方法。图16是提供用于描述根据本发明构思的示例实施例的确定参考值的方法的流程图。参考图16，在操作S1610中，控制逻辑器件150可以对一个页缓冲器的页缓冲器PB1至PBn进行分组以设置多个计数部分。页缓冲器PB1至PBn中的至少一个可以包括在多个计数部分中的每一个计数部分中。例如，页缓冲器PB1至PBn可以被分组为多个N：2或2以上的自然数计数部分，其中每个计数部分包括相同数量的页缓冲器。为了便于说明，将在计数部分的数量N：2或2以上的自然数为3的假设下给出下面的描述。在操作S1620中，控制逻辑器件150可以将第一计数部分的计数值与第一计数部分的最大可计数值进行比较。这里，第一计数部分的最大可计数值可以与在第一计数部分中分配的第一参考比特的最大值相对应。更具体地，连接到第一计数部分的至少一个页缓冲器的计数器可以对第一参考比特中的存储单元进行计数。例如，第一参考比特可以对应于8比特。在操作S1630中，当第一计数部分的计数值小于第一计数部分的最大可计数值时，控制逻辑器件150可以将最终参考值确定为与第一计数部分或第一参考比特相对应的第一参考值。在该情况下，由于数据均匀地分布在一个页缓冲器的页缓冲器PB1至PBn中，因此可以通过将第一计数部分的计数值乘以NN-2来计算整个计数部分的计数值。另一方面，可以通过将第一计数部分、第二计数部分和第三计数部分的计数值相加来计算整个计数部分的计数值。在操作S1640中，当第一计数部分的计数值等于或大于第一计数部分的最大可计数值时，控制逻辑器件150可以将第二计数部分的计数值与第二计数部分的最大可计数值进行比较。这里，第二计数部分的最大可计数值可以与在第二计数部分中分配的第二参考比特的最大值相对应。更具体地，连接到第二计数部分的至少一个页缓冲器的计数器可以对第二参考比特中的存储单元进行计数。例如，第二参考比特可以对应于第一参考比特的两倍，且第二参考比特可以对应于16比特。在操作S1650中，当第二计数部分的计数值小于第二计数部分的最大可计数值时，控制逻辑器件150可以将最终参考值确定为与第二计数部分或第二参考比特相对应的第二参考值。例如，第二参考值可以对应于第一参考值的两倍。在该情况下，由于数据均匀地分布在一个页缓冲器的页缓冲器PB1至PBn中，因此可以通过将第二计数部分的计数值乘以NN-2来计算整个计数部分的计数值。另一方面，可以通过将第一计数部分、第二计数部分和第三计数部分的计数值相加来计算整个计数部分的计数值。在操作S1660中，当第二计数部分的计数值等于或大于第二计数部分的最大可计数值时，控制逻辑器件150可以将第三计数部分的计数值与第三计数部分的最大可计数值进行比较。这里，第三计数部分的最大可计数值可以与在第三计数部分中分配的第三参考比特的最大值相对应。更具体地，连接到第三计数部分的至少一个页缓冲器的计数器可以对第三参考比特中的存储单元进行计数。例如，第三参考比特可以对应于第二参考比特的两倍，且第三参考比特可以对应于32比特。在操作S1670中，当第三计数部分的计数值小于第三计数部分的最大可计数值时，控制逻辑器件150可以将最终参考值确定为与第三计数部分或第三参考比特相对应的第三参考值。例如，第三参考值可以对应于第二参考值的两倍。在该情况下，由于数据均匀地分布在一个页缓冲器的页缓冲器PB1至PBn中，因此可以通过将第三计数部分的计数值乘以NN-2来计算整个计数部分的计数值。另一方面，可以通过将第一计数部分、第二计数部分和第三计数部分的计数值相加来计算整个计数部分的计数值。在操作S1680中，当第三计数部分的计数值等于或大于第三计数部分的最大可计数值时，控制逻辑器件150可以将最终参考值确定为第四参考值。例如，第四参考值可以对应于第三参考值的两倍。在上述示例实施例中，将第一计数部分、第二计数部分和第三计数部分描述为基于先前计数结果顺序进行计数。然而，由于数据均匀地分布在一个页缓冲器的页缓冲器PB1至PBn中，因此可以通过选择第一计数部分至第三计数部分之一并且将所选择的计数部分的计数值与第一参考比特的最大值、第二参考比特的最大值以及第三参考比特的最大值进行比较来以上述方式确定参考值。图17是示出了根据本发明构思的示例实施例的包括非易失性存储系统的固态驱动SSD系统的框图。参考图17，SSD系统2000可以包括主机2100和SSD2200。SSD2200可以通过信号连接器2001与主机2100交换信号SIG，并通过电源连接器2002接收电力PWR。SSD2200可以包括SSD控制器2210、多个闪存2221至222n、辅助电源2230和缓冲存储器2240。SSD控制器2210可以响应于从主机2100接收的信号SIG来控制多个闪存2221至222n。辅助电源2230可以通过电源连接器2002与主机2100连接。辅助电源2230可以从主机2100接收电力PWR，以由电力PWR充电。当未平稳地供应来自主机2100的电力时，辅助电源2230可以供应SSD系统2000的电力。例如，辅助电源2230可以设置在SSD2200的内部或者外部。例如，辅助电源2230可以设置在主板中以向SSD2200供应辅助电力。缓冲存储器2240可以作为SSD2200的缓冲存储器来操作。例如，缓冲存储器2240可以临时存储从主机2100接收的数据或从多个闪存2221至222n接收的数据，或者临时存储多个闪存2221至222n的元数据例如，映射表。缓冲存储器2240可以包括易失性存储器例如，DRAM、SDRAM、DDRSDRAM、LPDDRSDRAM或SRAM或者非易失性存储器例如，FRAM、ReRAM、STT-MRAM或PRAM。如上所述，根据本发明构思的示例实施例，为了识别非易失性存储器件中的特定数据状态，可以执行多个感测过程，并且可以输出在感测过程中分别锁存的数据中的具有最小误差比特数量的数据。此外，根据本发明构思的示例实施例，可以根据阈值电压分布的劣化来补偿定义误差排除范围的参考值，从而确保非易失性存储器件的可靠操作。根据一个或多个示例实施例，可以使用硬件、硬件和软件的组合、或者存储软件的非暂时性存储介质来实现上述单元和或设备例如，包括控制逻辑器件150的非易失性存储器的组件及其子组件，包括OCVS电路155、页缓冲器130和单元计数器170，该软件可执行以执行其功能。硬件可以使用处理电路来实现，例如但不限于一个或多个处理器、一个或多个中央处理单元CPU、一个或多个控制器、一个或多个算术逻辑单元ALU、一个或多个数字信号处理器DSP、一个或多个微计算机、一个或多个现场可编程门阵列FPGA、一个或多个片上系统SoC、一个或多个可编程逻辑单元PLU、一个或多个微处理器、一个或多个专用集成电路ASIC、或能够以定义的方式响应于指令和执行指令的任何一个或多个其他设备。软件可以包括计算机程序、程序代码、指令或者其组合，以便独立地或者统一地指示或者配置硬件设备按照需要操作。计算机程序和或程序代码可以包括能够由一个或多个硬件设备例如一个或多个上面提到的硬件设备执行的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器产生的机器代码和使用解译器执行的更高级程序代码。例如，当硬件设备是计算机处理设备例如，一个或多个处理器、CPU、控制器、ALU、DSP、微计算机、微处理器等时，计算机处理设备可以被配置为通过根据程序代码执行算术、逻辑和输入输出操作来执行程序代码。一旦程序代码被加载到计算机处理设备中，计算机处理设备可以被编程以执行程序代码，从而将计算机处理设备变换成专用计算机处理设备。在更具体的示例中，当程序代码被加载到处理器中时，处理器被编程以执行该程序代码和与其相对应的操作，从而将处理器变换成专用处理器。在另一示例中，硬件设备可以是定制在专用处理电路例如，ASIC中的集成电路。诸如计算机处理设备的硬件设备可以运行操作系统OS以及在OS上运行的一个或多个软件应用。此外，计算机处理设备还可以响应于软件的执行而访问、存储、操控、处理和创建数据。为了简单起见，可以将一个或多个示例实施例示例为一个计算机处理设备；然而，本领域技术人员将认识到，硬件设备可以包括多个处理元件和多种类型的处理元件。例如，硬件设备可以包括多个处理器或者处理器和控制器。另外，其他处理配置也是可能的，例如并行处理器。可以在能够向硬件设备提供指令或数据或者能够被硬件设备解释的任意类型的存储介质包括但不限于任何机器、组件、物理或虚拟设备、或计算机存储介质或设备中永久地或者临时地实现软件和或数据。软件也可以分布在网络耦接的计算机系统上，使得以分布式的方式存储和执行软件。具体而言，例如，软件和数据可以由一个或多个计算机可读记录介质来存储，所述计算机可读记录介质包括如本文所讨论的有形或非暂时性计算机可读存储介质。根据一个或多个示例实施例，存储介质还可以包括在单元和或设备处的一个或多个存储设备。一个或多个存储设备可以是有形或非暂时性计算机可读存储介质，诸如随机存取存储器RAM、只读存储器ROM、永久大容量存储设备诸如磁盘驱动器和或能够存储和记录数据的任何其他类似的数据存储机构。一个或多个存储设备可以被配置为存储用于一个或多个操作系统和或用于实现在本文中描述的示例实施例的计算机程序、程序代码、指令或其一些组合。也可以使用驱动机构将计算机程序、程序代码、指令或其一些组合从单独的计算机可读存储介质加载到一个或多个存储设备和或一个或多个计算机处理设备中。这种单独的计算机可读存储介质可以包括通用串行总线USB闪存驱动器、存储棒、蓝光DVDCD-ROM驱动器、存储卡和或其他类似的计算机可读存储介质。计算机程序、程序代码、指令或其一些组合可以经由网络接口而不是经由计算机可读存储介质从远程数据存储设备加载到一个或多个存储设备和或一个或多个计算机处理设备中。另外，可以将计算机程序、程序代码、指令或其一些组合从被配置为经由网络传送和或分发计算机程序、程序代码、指令或其一些组合的远程计算系统加载到一个或多个存储设备和或一个或多个处理器中。远程计算系统可以经由有线接口、空中接口和或任何其他类似的介质来传送和或分发计算机程序、程序代码、指令或其一些组合。为了示例实施例的目的，一个或多个硬件设备、存储介质、计算机程序、程序代码、指令或其一些组合可以被专门设计和构造，或者它们可以是为了示例实施例的目的而被改变和或修改的已知设备。虽然以上已经示出并描述了示例实施例，但是本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和改变。

权利要求：1.一种非易失性存储器件，包括：包括多个锁存器集的页缓冲器，所述多个锁存器集被配置为根据相应读取信号集对存储单元的相应页数据进行锁存，所述读取信号集中的每一个读取信号集包括至少一个读取信号；以及控制逻辑器件，被配置为检测所述存储单元的劣化水平，并且基于所述劣化水平确定应用于所述读取信号集中的至少一个读取信号集的读取参数。2.根据权利要求1所述的非易失性存储器件，其中，所述读取参数包括以下至少一项或以下各项的组合：i定义至少一个读取操作的结果的误差排除范围的参考值、ii包括在所述读取信号集中的每一个读取信号集中的至少一个读取信号的数量、以及iii所述至少一个读取信号的电平。3.根据权利要求1所述的非易失性存储器件，其中，所述控制逻辑器件被配置为基于所述劣化水平和参考劣化水平来确定所述读取参数。4.根据权利要求2所述的非易失性存储器件，其中，针对要读取的存储单元的不同编程状态设置不同的参考劣化水平。5.根据权利要求2所述的非易失性存储器件，其中，针对连接到所述存储单元的多个字线中的不同字线设置不同的参考劣化水平。6.根据权利要求5所述的非易失性存储器件，其中，所述控制逻辑器件被配置为通过将所述劣化水平与第一参考劣化水平进行比较，将包括在所述读取信号集中的每一个读取信号集中的至少一个读取信号的数量确定为所述读取参数。7.根据权利要求6所述的非易失性存储器件，其中，所述控制逻辑器件被配置为响应于所述劣化水平低于所述第一参考劣化水平，将所述至少一个读取信号的数量确定为1。8.根据权利要求7所述的非易失性存储器件，其中，所述控制逻辑器件被配置为基于所述劣化水平与所述第一参考劣化水平之差，将包括在所述读取信号集中的每一个读取信号集中的一个读取信号的电平确定为所述读取参数。9.根据权利要求6所述的非易失性存储器件，其中，所述控制逻辑器件被配置为响应于所述劣化水平大于或等于所述第一参考劣化水平，将所述至少一个读取信号的数量确定为2或更大。10.根据权利要求9所述的非易失性存储器件，其中，所述控制逻辑器件被配置为通过将所述劣化水平与第二参考劣化水平进行比较来确定所述两个或更多个读取信号的电平，所述第二参考劣化水平高于所述第一参考劣化水平。11.根据权利要求10所述的非易失性存储器件，其中，所述控制逻辑器件被配置为响应于所述劣化水平低于所述第二参考劣化水平，确定所述两个或更多个读取信号的电平，使得所述两个或更多个读取信号之间的间隔小于参考间隔。12.根据权利要求10所述的非易失性存储器件，其中，所述控制逻辑器件被配置为响应于所述劣化水平大于或等于所述第二参考劣化水平，确定所述两个或更多个读取信号的电平，使得所述两个或更多个读取信号之间的间隔大于或等于参考间隔。13.根据权利要求3所述的非易失性存储器件，其中，所述控制逻辑器件被配置为基于在所述读取信号集之前提供给所述存储单元的字线的劣化检测信号来检测所述劣化水平。14.根据权利要求13所述的非易失性存储器件，其中，针对要读取的存储单元的不同编程状态设置具有不同电平的劣化检测信号。15.根据权利要求13所述的非易失性存储器件，其中，针对连接到所述存储单元的多个字线中的不同字线设置具有不同电平的劣化检测信号。16.根据权利要求13所述的非易失性存储器件，其中，所述劣化检测信号具有与所述存储单元的最高状态相对应的电压电平。17.根据权利要求13所述的非易失性存储器件，其中，所述控制逻辑器件被配置为基于初始计数值和响应于所述劣化检测信号所计数的关断单元的计数值来确定所述劣化水平。18.根据权利要求13所述的非易失性存储器件，其中，所述劣化检测信号具有与所述存储单元的最低状态相对应的电压电平。19.根据权利要求18所述的非易失性存储器件，其中，所述控制逻辑器件被配置为基于初始计数值和响应于所述劣化检测信号所计数的导通单元的计数值来确定所述劣化水平。20.根据权利要求1所述的非易失性存储器件，其中，针对包括相应页数据的位页中的每一个位页的每个读取操作，检测所述劣化水平。21.根据权利要求1所述的非易失性存储器件，其中，针对连接到与所述存储单元相连的字线中的不同字线的存储单元的每个读取操作，检测所述劣化水平。22.一种非易失性存储器件，包括：包括多个锁存器集的页缓冲器，所述多个锁存器集根据相应读取信号集对存储单元的相应页数据进行锁存，所述读取信号集包括先前读取信号集和后续读取信号集；以及控制逻辑器件，被配置为基于所述先前读取信号集来检测所述存储单元的劣化水平，并且基于所述存储单元的劣化水平来确定应用于所述后续读取信号集的读取参数。23.根据权利要求22所述的非易失性存储器件，其中，所述控制逻辑器件被配置为基于分布在所述先前读取信号集中包括的多个读取信号之间的存储单元的计数值，来检测所述存储单元的劣化水平。24.根据权利要求22所述的非易失性存储器件，其中，所述后续读取信号集包括第一后续读取信号集和第二后续读取信号集，以及所述控制逻辑器件被配置为基于所述第一后续读取信号集来检测所述存储单元的劣化水平，并且根据基于所述第一后续读取信号集而检测到的劣化水平来确定应用于所述第二后续读取信号集的读取参数。25.根据权利要求22所述的非易失性存储器件，其中，所述读取参数包括定义至少一个读取操作的结果的误差排除范围的参考值，使得所述参考值的水平随所述存储单元的劣化水平的增加而增加。

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