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【发明公布】一种非对称加解密协处理器的设计电路及设计方法_山东航天人工智能安全芯片研究院_202410634366.8 

申请/专利权人:山东航天人工智能安全芯片研究院

申请日:2024-05-22

公开(公告)日:2024-06-18

公开(公告)号:CN118211277A

主分类号:G06F21/72

分类号:G06F21/72;G06F7/544

优先权:

专利状态码:在审-公开

法律状态:2024.06.18#公开

摘要:本发明公开一种非对称加解密协处理器的设计电路及设计方法,属于加解密电路的技术领域,包括:AHB接口模块、主控制模块、状态机、运算模块、单端口SRAM、双端口SRAM和微码SRAM。本发明仅使用一个单端口SRAM、一个双端口SRAM和一个乘加器即可完成RSA4096位加解密计算,在减小芯片体积的同时最大限度的提高了计算速度;同时协处理器仅执行基本算子操作,可根据不同算法设计不同微码指令,即RSA算法、ECC算法、hash算法SM3的原理不同,计算过程不同,本算法可通过编写不同的微码指令段实现RSA、ECC、SM3算法,进一步本发明又保持了协处理器的灵活性。

主权项:1.一种非对称加解密协处理器的设计电路,其特征在于,包括:AHB接口模块、主控制模块、状态机、运算模块、单端口SRAM、双端口SRAM和微码SRAM;所述AHB接口模块,为主处理器与协处理器的桥梁,用于主处理器设置参数、读取协处理器状态;所述主控制模块,包括多个寄存器,用于接收所述主处理器设置的配置参数、根据运算流程设置协处理器状态:当通过所述AHB接口模块接收所述配置参数、启动计算后,所述主控制模块发送信号给所述状态机;计算过程中主控制模块转接所述运算模块读写SRAM需求,设置计算状态,并根据计算状态判断是否产生中断;所述状态机收到所述主控制模块启动信号后,判断是算子计算还是算法计算,其中所述算法计算由多个算子计算组成;所述算法计算由微码组成,微码存放于微码SRAM中;并根据判断结果设置所述运算模块开始运算,当算法计算时,在计算完一条微码指令后,即一个算子计算,所述状态机读取微码SRAM,设置相应参数,执行下一次计算,直到算法结束;运算模块收到状态机发送启动信号后,进入相应的算子计算流程,生成SRAM读写申请,通过所述主控制模块发送给单端口SRAM、双端口SRAM,运算模块获取数据后将数据传递给乘加器,并将计算结果发送给单端口SRAM;所述微码SRAM,是根据协处理器可执行指令编写的算法运算流程,所述状态机跳转到微码SRAM算法位置开始执行。

全文数据:

权利要求:

百度查询: 山东航天人工智能安全芯片研究院 一种非对称加解密协处理器的设计电路及设计方法

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