申请/专利权人：吉林华微电子股份有限公司

申请日：2018-12-19

公开（公告）日：2024-06-18

公开（公告）号：CN109473470B

主分类号：H01L29/06

分类号：H01L29/06;H01L21/329;H01L29/872

优先权：

专利状态码：有效-授权

法律状态：2024.06.18#授权;2019.04.09#实质审查的生效;2019.03.15#公开

摘要：本发明提供了一种沟槽肖特基器件，涉及半导体器件的技术领域，包括单晶层和设置在单晶层上的金属硅化物层、沟槽肖特基器件形成贯穿金属硅化物层以及贯穿部分单晶层的沟槽，沟槽包括宽径区、窄径区和变径区，变径区为由窄径区过渡到宽径区的区域，宽径区和部分变径区位于单晶层内，解决势垒金属溅射困难的问题，进而极大程度地缓解漏电现象。

主权项：1.一种沟槽肖特基器件，其特征在于，包括单晶层和设置在所述单晶层上的金属硅化物层、所述沟槽肖特基器件形成贯穿所述金属硅化物层以及贯穿部分所述单晶层的沟槽，在所述沟槽的内壁形成栅氧化层，于已形成的栅氧化层沟槽内部淀积掺杂多晶硅；所述沟槽包括宽径区、窄径区和变径区，所述变径区为由所述窄径区过渡到所述宽径区的区域，所述宽径区和部分所述变径区位于所述单晶层内。

全文数据：沟槽肖特基器件技术领域本发明涉及半导体器件技术领域，尤其是涉及一种沟槽肖特基器件。背景技术为了优化平面型肖特基二极管的压降VF与漏电IR，于是产生了沟槽型MOS结构的沟槽肖特基势垒二极管TMBSdiode。沟槽肖特基势垒二极管在工艺中，对于表面氧化层刻蚀的过程，不可避免的要将栅氧化层进行过刻蚀，否则很难保证硅表面上的氧化层被完全去除,在栅氧化层过刻蚀的地方势垒金属的覆盖困难,会产生漏电。发明内容有鉴于此，本发明的目的在于提供沟槽肖特基器件，解决势垒金属溅射困难的问题，进而极大程度地缓解漏电现象。第一方面，本发明实施例提供了一种沟槽肖特基器件，包括单晶层和设置在所述单晶层上的金属硅化物层、所述沟槽肖特基器件形成贯穿所述金属硅化物层以及贯穿部分所述单晶层的沟槽，所述沟槽包括宽径区、窄径区和变径区，所述变径区为由所述窄径区过渡到所述宽径区的区域，所述宽径区和部分所述变径区位于所述单晶层内。结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，还包括于所述沟槽的内壁形成的栅氧化层。结合第一方面，本发明实施例提供了第一方面的第二种可能的实施方式，其中，还包括淀积于所述沟槽内部的掺杂多晶硅。结合第一方面，本发明实施例提供了第一方面的第三种可能的实施方式，其中，所述掺杂多晶硅的上表面呈弧面状。结合第一方面，本发明实施例提供了第一方面的第四种可能的实施方式，其中，所述单晶层的上表面高于所述弧面的最低点且低于所述弧面的最高点。结合第一方面，本发明实施例提供了第一方面的第五种可能的实施方式，其中，还包括金属电极层，设置在所述金属硅化物层上。结合第一方面，本发明实施例提供了第一方面的第六种可能的实施方式，其中，所述金属硅化物层与所述单晶层的接触面为势垒区。结合第一方面，本发明实施例提供了第一方面的第七种可能的实施方式，其中，所述势垒区与所述栅氧化层的夹角呈锐角。结合第一方面，本发明实施例提供了第一方面的第八种可能的实施方式，其中，所述宽径区的宽度为0.7-1.8微米，所述窄径区的宽度为0.3-1.0微米。结合第一方面，本发明实施例提供了第一方面的第九种可能的实施方式，其中，所述沟槽的形状呈凸形。本发明实施例提供了一种沟槽肖特基器件，包括单晶层和设置在单晶层上的金属硅化物层、沟槽肖特基器件形成贯穿金属硅化物层以及贯穿部分单晶层的沟槽，沟槽包括宽径区、窄径区和变径区，变径区为由窄径区过渡到宽径区的区域，宽径区和部分变径区位于单晶层内，通过本发明实施例中沟槽的设置，使得势垒区抵靠在变径区部分上，和或，势垒区在水平方向上向沟槽口方向有个横向位移，由于本发明实施例中提供的沟槽形状，不会造成栅氧化过度刻蚀，进而解决了势垒金属溅射的覆盖困难的问题，与此同时，由于势垒区边缘和栅氧化层的夹角呈锐角，使势垒区与沟槽相近区域的电场要远低于其他势垒区的电场，从而减少势垒区边缘的漏电流。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为传统的沟槽肖特基二极管的结构示意图之一；图2为传统的沟槽肖特基二极管的结构示意图之二；图3为本发明实施例提供的一种沟槽肖特基器件示意图；图4a至4i为本发明实施例提供的一种沟槽肖特基器件制作方法的过程示意图。图标：1-沟槽刻蚀掩蔽膜；2-单晶层；3-栅氧化层；4-掺杂多晶硅；5-空腔；6-氧化物；7-金属硅化物层；8-变径区；9-势垒区；10-金属电极层；11-宽径区；12-窄径区。具体实施方式为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。目前，为了优化平面型肖特基二极管的压降VF与漏电IR，于是产生了沟槽型MOS结构的沟槽肖特基势垒二极管TMBSdiode。其典型的结构如图1所示，单晶层2内部形成沟槽，沟槽内壁形成栅氧化层3，沟槽内部淀积掺杂多晶硅4，沟槽口栅氧化层3处有氧化物6的残留，在单晶层2和掺杂多晶硅4表面形成金属电极层10，通过沟槽MOS结构形成的垂直场板对水平方向的势垒区进行屏蔽，从而降低势垒区的漏电，同时在场板作用下势垒区下面的N型区提前耗尽，因此提高了垂直方向的耐压，在耐压不变的情况下，可以降低N型区的电阻率从而降低压降。结构尽管可以很大程度实现了对平面肖特基势垒二极管进行了性能的优化，但工艺中在表面氧化层刻蚀的过程中不可避免的要将栅氧化层3进行过刻蚀，否则很难保证硅表面上的氧化层被完全去除，这会造成栅氧化层3过刻蚀的地方电场较强，且势垒金属覆盖困难，产生漏电。为了解决这个问题，参见图2所示的沟槽肖特基二极管，除单晶层2内部形成沟槽，沟槽内壁形成栅氧化层3，沟槽内部淀积掺杂多晶硅4，沟槽口栅氧化层3处有氧化物6的残留，在单晶层2和掺杂多晶硅4表面形成金属电极层10，还于栅氧化层3形成高浓度杂质P+区，类似平面肖特基势垒二极管的P+环平面肖特基二极管的终端，从而降低漏电。但这样做，会将本来就已经减少的势垒区的面积进一步减少，增加势垒区的压降，同时还要增加高浓度杂质注入、退火工序，程序繁琐。基于此，本发明实施例提供的一种沟槽肖特基器件，在保持势垒区9面积的基础上，解决势垒金属溅射困难的问题，进而极大程度地缓解漏电现象、操作简便。下面通过实施例进行详细描述。图3为本发明实施例提供的一种沟槽肖特基器件示意图。如图3所示，沟槽肖特基器件包括单晶层2和金属硅化物层7，贯穿金属硅化物层7和部分单晶层2形成沟槽，通过栅氧化反应，在沟槽的内壁形成的栅氧化层3，于已形成栅氧化层3的沟槽内部淀积掺杂多晶硅4，单晶层2的上表面高于弧面的最低点且低于弧面的最高点，金属硅化物层7分别覆盖在单晶层2和掺杂多晶硅4的上表面，在金属硅化物层7上设置有金属电极层10；沟槽包括宽径区11、窄径区12和变径区8，变径区8为由窄径区12过渡到宽径区11的区域，宽径区11和部分变径区8位于单晶层2内，其中，满足上述要求的沟槽有多种形状，如凸形。其中，金属硅化物层7与单晶层2的接触面为势垒区9，势垒区9与栅氧化层3的夹角呈锐角。为了便于理解，通过本发明实施例中沟槽的设置，使得势垒区9抵靠在变径区8部分上，和或，势垒区9在水平方向上向沟槽口方向有个横向位移，由于本发明实施例中提供的沟槽形状，不会造成栅氧化层过度刻蚀，进而解决了势垒金属溅射的覆盖困难的问题，与此同时，由于势垒区9和栅氧化层3的夹角呈锐角，是势垒区9与沟槽相近区域的电场要远低于势垒区9边缘以外的电场，从而溅射势垒区9边缘的漏电流。在实际应用的优选实施例中，宽径区11的宽度W2为0.7-1.8微米，如0.7微米、0.8微米、0.9微米、1.0微米、1.1微米、1.2微米、1.3微米、1.4微米、1.5微米、1.6微米、1.7微米、1.8微米，窄径区12的宽度W1为0.3-1.0微米，如，0.3微米、0.4微米、0.5微米、0.6微米、0.7微米、0.8微米、0.9微米、1.0微米；需要说明的是，单晶层2还可称作外延层，包括单晶硅；在淀积掺杂多晶硅4的过程中，有可能会形成空腔5；针对上述的沟槽肖特基器件，本发明实施例还提供了一种沟槽肖特基器件的制作方法，结合图4a-图4i所示，该方法具体包括：S1：结合图4a所示，在单晶层2表面，形成沟槽刻蚀掩蔽膜1。在N型单晶片表面形成沟槽刻蚀掩蔽膜1，形成沟槽刻蚀窗口。S2：结合图4b所示，在以上步骤的基础上，在单晶层2的内部形成沟槽，沟槽包括宽径区、窄径区和变径区，变径区为由窄径区过渡到宽径区的区域。在沟槽刻蚀掩蔽膜1的遮挡下，对单晶层2进行蚀刻，蚀刻出沟槽，沟槽包括宽径区、窄径区和变径区，变径区为由窄径区过渡到宽径区的区域，宽径区和部分变径区位于单晶层2内，其中，满足上述要求的沟槽有多种形状，如凸形。S3：结合图4c所示，在以上步骤的基础上，在单晶层2的内部和上表面形成栅氧化层3。对上述步骤蚀刻出的沟槽内部进行牺牲氧化处理，并将氧化层连同沟槽刻蚀剩余掩蔽膜一同去除，使得经处理的沟槽内部表面完整，再进行栅氧化工艺，在单晶层2的沟槽内部和上表面形成栅氧化层3。S4：结合图4d所示，在以上步骤的基础上，在栅氧化层3上淀积掺杂多晶硅4。淀积过程中，可能会在多晶硅内部形成空腔5。S5：结合图4e所示，在以上步骤的基础上，刻蚀掺杂多晶硅4，以使掺杂多晶硅4的上表面与单晶层2的上表面保持水平。进行多晶硅刻蚀，多晶刻蚀面与单晶层2尽量水平，同时单晶层2表面的多晶硅完全刻净，掺杂多晶硅4呈弧面状。S6：结合图4f所示，在以上步骤的基础上，刻蚀单晶层2上表面的栅氧化层3。对单晶层2上的栅氧化层3进行刻蚀。S7：结合图4g所示，在以上步骤的基础上，刻蚀单晶层2，以使部分变径区8在单晶层2内。对单晶层2上表面进行刻蚀，直至部分变径区在单晶层2内或单晶层2的上表面位于沟槽的变径区，与此同时，单晶层2的上表面高于弧面的最低点且低于弧面的最高点。S8：结合图4h所示，在以上步骤的基础上，溅射势垒金属，进行硅化反应，形成金属硅化物层7。在单晶层2和掺杂多晶硅4的上表面上溅射势垒金属，并对势垒金属进行硅化反应，形成金属硅化物层7，其中，势垒金属包括铂、钛等金属材料。S9：结合图4i所示，在以上步骤的基础上，去掉未反应的势垒金属，淀积电极金属，形成金属电极层10。将未进行硅化反应的势垒金属去除，并在金属硅化物层7的表面淀积电极金属，形成金属电极层10。在本发明实施例的描述中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的精神和范围，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。

权利要求：1.一种沟槽肖特基器件，其特征在于，包括单晶层和设置在所述单晶层上的金属硅化物层、所述沟槽肖特基器件形成贯穿所述金属硅化物层以及贯穿部分所述单晶层的沟槽，所述沟槽包括宽径区、窄径区和变径区，所述变径区为由所述窄径区过渡到所述宽径区的区域，所述宽径区和部分所述变径区位于所述单晶层内。2.根据权利要求1所述的沟槽肖特基器件，其特征在于，还包括于所述沟槽的内壁形成的栅氧化层。3.根据权利要求1所述的沟槽肖特基器件，其特征在于，还包括淀积于所述沟槽内部的掺杂多晶硅。4.根据权利要求3所述的沟槽肖特基器件，其特征在于，所述掺杂多晶硅的上表面呈弧面状。5.根据权利要求4所述的沟槽肖特基器件，其特征在于，所述单晶层的上表面高于所述弧面的最低点且低于所述弧面的最高点。6.根据权利要求2所述的沟槽肖特基器件，其特征在于，还包括金属电极层，设置在所述金属硅化物层上。7.根据权利要求6所述的沟槽肖特基器件，其特征在于，所述金属硅化物层与所述单晶层的接触面为势垒区。8.根据权利要求7所述的沟槽肖特基器件，其特征在于，所述势垒区与所述栅氧化层的夹角呈锐角。9.根据权利要求1所述的沟槽肖特基器件，其特征在于，所述宽径区的宽度为0.7-1.8微米，所述窄径区的宽度为0.3-1.0微米。10.根据权利要求1所述的沟槽肖特基器件，其特征在于，所述沟槽的形状呈凸形。

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