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申请/专利权人：瑞萨电子株式会社

摘要：本公开的各实施例涉及半导体器件和半导体器件的制造方法。根据一个实施例的一种半导体器件包括：具有第一表面的半导体衬底；位于第一表面上并且在平面图中形成为圆形的第一导电膜；位于第一表面上并且在平面图中围绕第一导电膜的外周的第二导电膜；位于第一导电膜与第二导电膜之间的第一绝缘间隔物；位于第一表面与第一导电膜之间的第一栅极绝缘膜，其累积电荷量由于第一导电膜与半导体衬底之间的电压变化而改变；以及位于第一表面与第二导电膜之间的第二栅极绝缘膜。

主权项：1.一种半导体器件，包括：半导体衬底，具有第一表面；第一导电膜，位于所述第一表面上，并且在平面图中形成为圆形；第二导电膜，位于所述第一表面上，并且在平面图中围绕所述第一导电膜的外周；第一绝缘间隔物，位于所述第一导电膜与所述第二导电膜之间；第一栅极绝缘膜，位于所述第一表面与所述第一导电膜之间；以及第二栅极绝缘膜，位于所述第一表面与所述第二导电膜之间，其中所述第一导电膜具有第一存储栅极部分和第二存储栅极部分，其中在平面图中，所述第一存储栅极部分和所述第二存储栅极部分在第一方向上彼此间隔开并且在垂直于所述第一方向的第二方向上延伸，其中所述第二导电膜具有沿着所述第一存储栅极部分延伸的第一控制栅极部分和沿着所述第二存储栅极部分延伸的第二控制栅极部分，其中所述半导体衬底具有位于所述第一表面中的第一漏极区域、位于所述第一表面中的源极区域和位于所述第一表面中的第二漏极区域，其中在平面图中，所述第一存储栅极部分和所述第一控制栅极部分被所述第一漏极区域和所述源极区域夹在中间，其中在平面图中，所述第二存储栅极部分和所述第二控制栅极部分被所述第二漏极区域和所述源极区域夹在中间，其中所述第一栅极绝缘膜是铝铪铝氧化物膜，其中所述第一存储栅极部分包括与所述第二方向交叉的第一切割表面和面对所述第一切割表面的第二切割表面，所述第二切割表面在所述第二方向上与所述第一切割表面间隔开，其中所述第二存储栅极部分包括与所述第二方向交叉的第三切割表面和面对所述第三切割表面的第四切割表面，所述第四切割表面在所述第二方向上与所述第三切割表面间隔开，其中所述第一控制栅极部分包括与所述第二方向交叉的第五切割表面和面对所述第五切割表面的第六切割表面，所述第六切割表面在所述第二方向上与所述第五切割表面间隔开，其中所述第二控制栅极部分包括与所述第二方向交叉的第七切割表面和面对所述第七切割表面的第八切割表面，所述第八切割表面在所述第二方向上与所述第七切割表面间隔开，其中所述第一切割表面与所述第二切割表面之间的距离小于所述第五切割表面与所述第六切割表面之间的距离，以及其中所述第三切割表面与所述第四切割表面之间的距离小于所述第七切割表面与所述第八切割表面之间的距离。

全文数据：半导体器件和半导体器件的制造方法相关申请的交叉引用于2018年3月7日提交的日本专利申请号2018-040612的公开内容包括说明书、附图和摘要通过引用整体并入本文。技术领域本发明涉及半导体器件和半导体器件的制造方法背景技术在专利文献1日本未审查专利申请公开号2015-103698中描述的半导体器件之前是已知的。其中描述的半导体器件具有半导体衬底，该半导体衬底包括主表面、以及布置在半导体衬底的主表面上的存储栅极部分和控制栅极部分。存储栅极部分的侧壁和控制栅极部分的侧壁彼此绝缘。存储栅极部分具有第一部分和第二部分。第一部分和第二部分在平行于半导体衬底的主表面的平面中沿着Y方向延伸。第一部分和第二部分位于平行于半导体衬底的主表面的平面中，并且被布置为在垂直于Y方向的X方向上彼此间隔开。控制栅极部分具有第三部分和第四部分。第三部分和第四部分沿着Y方向延伸。第三部分布置为在X方向上与第一部分相邻。第四部分布置为在X方向上与第二部分相邻。第一部分和第二部分布置在第三部分与第四部分之间。在专利文献1中描述的半导体器件的制造步骤中，首先在半导体衬底的主表面上形成构成控制栅极部分的材料。其次，对构成所形成的控制栅极部分的材料进行图案化。第三，形成构成存储栅极部分的材料以覆盖构成图案化控制栅极部分的材料。第四，通过回蚀来对构成所形成的存储栅极部分的材料进行图案化。第五，通过蚀刻切割构成图案化控制栅极部分的材料和构成存储栅极部分的材料以使其在X方向上彼此间隔开。相关技术文献专利文献[专利文献1]日本未审查专利申请公开号2015-103698发明内容在专利文献1中描述的半导体器件的制造步骤中，当通过蚀刻来切割构成图案化存储栅极部分的材料和构成控制栅极部分的材料以使其在X方向上彼此间隔开时，不清楚如何处理Y方向上的边缘。根据本说明书的描述和附图，其他问题和新的特性将变得清楚。根据一个实施例的一种半导体器件包括：具有第一表面的半导体衬底；位于第一表面上并且在平面图中形成为圆形的第一导电膜；位于第一表面上并且在平面图中围绕第一导电膜的外周的第二导电膜；位于第一导电膜与第二导电膜之间的第一绝缘间隔物；位于第一表面与第一导电膜之间的第一栅极绝缘膜，其累积电荷量由于第一导电膜与半导体衬底之间的电压变化而改变；以及位于第一表面与第二导电膜之间的第二栅极绝缘膜。第一导电膜具有第一存储栅极部分和第二存储栅极部分。在平面图中，第一存储栅极部分和第二存储栅极部分在第一方向上彼此间隔开，并且在垂直于第一方向的第二方向上延伸。第二导电膜具有沿着第一存储栅极部分延伸的第一控制栅极部分和沿着第二存储栅极部分延伸的第二控制栅极部分。半导体衬底具有位于第一表面中的第一漏极区域、位于第一表面中的源极区域和位于第一表面中的第二漏极区域。在平面图中，第一存储栅极部分和第一控制栅极部分被第一漏极区域和源极区域夹在中间。在平面图中，第二存储栅极部分和第二控制栅极部分被第二漏极区域和源极区域夹在中间。根据一个实施例的半导体器件，可以增加第一导电膜与第二导电膜之间的耐压。附图说明图1是根据第一实施例的半导体器件的示意性布局图；图2是根据第一实施例的半导体器件的存储单元阵列MCA的放大布局图；图3是沿着图2中的III-III线得到的剖视图；图4是根据第一实施例的变体的半导体器件的存储单元阵列MCA的放大布局图；图5是示出第一实施例的半导体器件的制造方法的步骤图；图6是在半导体衬底提供步骤S1中的根据第一实施例的半导体器件的剖视图；图7是在第一栅极绝缘膜形成步骤S2中的根据第一实施例的半导体器件的剖视图；图8是在第一导电膜形成步骤S3中的根据第一实施例的半导体器件的剖视图；图9是在硬掩模形成步骤S41中的根据第一实施例的半导体器件的剖视图；图10是在硬掩模图案化步骤S42中的根据第一实施例的半导体器件的剖视图；图11是在硬掩模图案化步骤S42中的根据第一实施例的半导体器件的俯视图；图12是在蚀刻步骤S43中的根据第一实施例的半导体器件的剖视图；图13是在绝缘间隔物形成步骤S5中的根据第一实施例的半导体器件的剖视图；图14是在第二栅极绝缘膜形成步骤S6中的根据第一实施例的半导体器件的剖视图；图15是在第二导电膜形成步骤S7中的根据第一实施例的半导体器件的剖视图；图16是在回蚀步骤S8中的根据第一实施例的半导体器件的剖视图；图17是在第二图案化步骤S9中的根据第一实施例的半导体器件的剖视图；图18是在第二图案化步骤S9中的根据第一实施例的半导体器件的俯视图；图19是根据比较示例的半导体器件的存储单元阵列MCA的放大布局图；图20是根据第二实施例的半导体器件的存储单元阵列MCA的放大布局图；图21是在硬掩模图案化步骤S42中的根据第二实施例的半导体器件的俯视图；图22是在回蚀步骤S8中的根据第二实施例的半导体器件的俯视图；图23是根据第三实施例的半导体器件的存储单元阵列MCA的放大布局图；图24是示出根据第三实施例的半导体器件的制造方法的步骤图；图25是在第三图案化步骤S10中的根据第三实施例的半导体器件的俯视图；以及图26是在第二图案化步骤S9中的根据第三实施例的半导体器件的俯视图。具体实施方式将参考视图描述实施例的细节。在以下视图中，相同或相应的部分将由相同的附图标记表示，并且将不重复进行重复描述。第一实施例在下文中，将描述根据第一实施例的半导体器件的配置。根据该实施例的半导体器件具有存储部分MB和逻辑部分LOG，如图1所示。存储部分MB包括存储单元阵列MCA。尽管图1中未示出，但是除了存储单元阵列MCA，存储部分MB还包括控制电路、输入输出电路、地址缓冲电路、行地址译码器电路、列地址译码器电路、读出放大器电路、电源电路等。逻辑部分LOG包括逻辑电路，该逻辑电路包括例如CMOS互补金属氧化物半导体电路。存储部分MB和逻辑部分LOG形成在半导体衬底SUB中。如图2所示，根据第一实施例的半导体器件包括半导体衬底SUB、第一导电膜CF1、第二导电膜CF2、绝缘间隔物ISS1、第一栅极绝缘膜GIF1参见图3和第二栅极绝缘膜GIF2参见图3。在图2中，未示出接触插塞contactplugCP5、接触插塞CP6和接触插塞CP7参见图3。半导体衬底SUB具有第一表面FS和第二表面SS参见图3。第二表面SS是与第一表面FS相对的表面。第一表面FS和第二表面SS构成半导体衬底SUB的主表面。半导体衬底SUB由例如单晶硅Si形成。第一导电膜CF1由例如掺杂有杂质的多晶硅形成。第一导电膜CF1布置在第一表面FS上。第一导电膜CF1具有第一耦合部分CF1a、第一存储栅极部分CF1b、第二存储栅极部分CF1c和第二耦合部分CF1d。在平面图中，第一耦合部分CF1a沿着第一方向DR1延伸从垂直于第一表面FS的方向看。第一耦合部分CF1a在第一方向DR1上具有第一端部和第二端部。第一端部是第一耦合部分CF1a在第一方向DR1上的一个端部。第二端部是第一耦合部分CF1a在第一方向DR1上的与第一端部相对的端部。在平面图中，第一存储栅极部分CF1b沿着垂直于第一方向DR1的第二方向DR2延伸。第一存储栅极部分CF1b从第一耦合部分CF1a的第一端部延伸。第二存储栅极部分CF1c沿着第二方向DR2延伸。第二存储栅极部分CF1c从第一耦合部分CF1a的第二端部延伸。也就是说，第一存储栅极部分CF1b和第二存储栅极部分CF1c在第一方向DR1上彼此间隔开。第二耦合部分CF1d耦合第一存储栅极部分CF1b的与在第一耦合部分CF1a一侧的端部相对的端部以及第二存储栅极部分CF1c的与在第一耦合部分CF1a一侧的端部相对的端部。也就是说，在平面图中，第一导电膜CF1形成为圆形。从另一观点来看，这表示，第一导电膜CF1没有在中间切割。第二耦合部分CF1d沿着第一方向DR1延伸。在平面图中，第一导电膜CF1的外周具有第一矩形形状。“矩形”还包括带圆角的圆角矩形。第一矩形形状具有平行于第一方向DR1的边和平行于第二方向DR2的边。第一导电膜CF1具有开口OP。开口OP在厚度方向上穿透第一导电膜CF1。在平面图中，开口OP具有第二矩形形状。第二矩形形状具有平行于第一方向DR1的边和平行于第二方向DR2的边。在平面图中，开口OP位于第一矩形形状内。第一耦合部分CF1a、第一存储栅极部分CF1b、第二存储栅极部分CF1c和第二耦合部分CF1d由开口OP的边缘和第一导电膜CF1的外周限定。第二导电膜CF2由例如掺杂有杂质的多晶硅形成。第二导电膜CF2布置在第一表面FS上。在平面图中，第二导电膜CF2围绕第一导电膜CF1的外周。第二导电膜CF2具有第三耦合部分CF2a、第一控制栅极部分CF2b、第二控制栅极部分CF2c和第四耦合部分CF2d。第三耦合部分CF2a沿着第一方向DR1延伸。第三耦合部分CF2a在第一方向DR1上具有第三端部和第四端部。第三端部是第三耦合部分CF2a在第一方向DR1上的一个端部。第四端部是第三耦合部分CF2a的与在第一方向DR1上的第三端部相对的端部。第三耦合部分CF2a沿着第一耦合部分CF1a延伸。第一控制栅极部分CF2b沿着第二方向DR2延伸。第一控制栅极部分CF2b从第三耦合部分CF2a的第三端部延伸。第一控制栅极部分CF2b沿着第一存储栅极部分CF1b延伸。第二控制栅极部分CF2c沿着第二方向DR2延伸。第二控制栅极部分CF2c从第三耦合部分CF2a的第四端部延伸。第二控制栅极部分CF2c沿着第二存储栅极部分CF1c延伸。第四耦合部分CF2d耦合第一控制栅极部分CF2b的与在第三耦合部分CF2a一侧的端部相对的端部以及第二控制栅极部分CF2c的与在第三耦合部分CF2a一侧的端部相对的端部。也就是说，第二导电膜CF2没有在中间切割。第四耦合部分CF2d沿着第一方向DR1延伸。绝缘间隔物ISS1包括绝缘体。例如，氧化硅SiO2、氮化硅SiN等用于绝缘间隔物ISS1。在平面图中，绝缘间隔物ISS1位于第一导电膜CF1与第二导电膜CF2之间。更具体地，绝缘间隔物ISS1布置在第一导电膜CF1的外周侧上的侧壁与第二导电膜CF2的内周侧上的侧壁之间。半导体衬底SUB具有第一漏极区域DRA1、源极区域SR、第二漏极区域DRA2和阱区域WR，如图3所示。尽管图2中未示出，但是包括第一漏极区域DRA1、源极区域SR、第二漏极区域DRA2、在第一漏极区域DRA1与源极区域SR之间的阱区域WR、以及在第二漏极区域DRA2与源极区域SR之间的阱区域的有源区域是绝缘的，并且在平面图中由元件隔离膜ISL隔离。元件隔离膜ISL例如是包括氧化硅的STI浅沟槽隔离。第一漏极区域DRA1、源极区域SR和第二漏极区域DRA2具有第一导电类型，并且阱区域WR具有第二导电类型。第二导电类型是与第一导电类型相反的导电类型。第一导电类型例如是n型。第二导电类型例如是p型。第一漏极区域DRA1、源极区域SR和第二漏极区域DRA2掺杂有施主元素，诸如例如磷P或砷As。阱区域WR掺杂有受主元素，诸如例如硼B或铝Al。第一漏极区域DRA1、源极区域SR和第二漏极区域DRA2布置在第一表面FS中。第一漏极区域DRA1、源极区域SR和第二漏极区域DRA2布置为在第一方向DR1上彼此间隔开。阱区域WR布置在第一表面FS中以围绕第一漏极区域DRA1、源极区域SR和第二漏极区域DRA2。更具体地，第一漏极区域DRA1被布置为在第一方向DR1上与源极区域SR一起将第一存储栅极部分CF1b和第一控制栅极部分CF2b夹在中间。第二漏极区域DRA2被布置为在第一方向DR1上与源极区域SR一起将第二存储栅极部分CF1c和第二控制栅极部分CF2c夹在中间。第一栅极绝缘膜GIF1位于第一导电膜CF1与第一表面FS之间。随着第一导电膜CF1与半导体衬底SUB之间的电压改变，第一栅极绝缘膜GIF1中的累积电荷量改变。第一栅极绝缘膜GIF1优选地比第二栅极绝缘膜GIF2厚。第一栅极绝缘膜GIF1具有例如第一层、第二层、第三层和第四层。第一层直接布置在第一表面FS上。第一层包括氧化硅。第二层布置在第一层上。第二层包括氧化铝AlO。第三层布置在第二层上。第三层包括硅酸铪HfSiO。第四层布置在第三层上。第四层包括氧化铝。也就是说，第一栅极绝缘膜GIF1可以是AHAO铝铪铝氧化物膜。然而，第一栅极绝缘膜GIF1不限于AHAO膜。第一栅极绝缘膜GIF1可以包括例如ONO氧化物氮化物氧化物膜，该ONO膜包括直接布置在第一表面FS上的第一氧化硅膜、布置在第一氧化硅膜上的氮化硅膜和布置在氮化硅膜上的第二氧化硅膜。第二栅极绝缘膜GIF2包括例如氧化硅。第二栅极绝缘膜GIF2布置在第一表面FS与第二导电膜CF2之间。第一漏极区域DRA1、源极区域SR、阱区域WR、第一栅极绝缘膜GIF1、第二栅极绝缘膜GIF2、第一存储栅极部分CF1b和第一控制栅极部分CF2b构成分离栅极型闪存单元MC1。类似地，第二漏极区域DRA2、源极区域SR、阱区域WR、第一栅极绝缘膜GIF1、第二栅极绝缘膜GIF2、第二存储栅极部分CF1c和第二控制栅极部分CF2c构成分离栅极型闪存单元MC2。根据第一实施例的半导体器件还包括硬掩模HM。硬掩模HM包括绝缘体。例如，氧化硅或氮化硅用于硬掩模HM。硬掩模HM布置在第一导电膜CF1的上表面上。根据第一实施例的半导体器件还包括层间绝缘膜ILD1、层间绝缘膜ILD2、接触插塞CP1、接触插塞CP2、接触插塞CP3、接触插塞CP4、接触插塞CP5、接触插塞CP6、接触插塞CP7、布线WL1a、布线WL1b、布线WL1c、布线WL2a第一位线和布线WL2b第二位线。层间绝缘膜ILD1布置在第一表面FS上。层间绝缘膜ILD1包括例如氧化硅。接触孔CH设置在层间绝缘膜ILD1中。接触孔CH在厚度方向上穿透层间绝缘膜ILD1。接触插塞CP1到接触插塞CP7包括例如钨W等。接触插塞CP1到接触插塞CP7布置在层间绝缘膜ILD1中。更具体地，接触插塞CP1到接触插塞CP7中的每个埋置在接触孔CH中。接触插塞CP1电耦合到第一耦合部分CF1a，如图2所示。接触插塞CP2电耦合到第二耦合部分CF1d。也就是说，第一耦合部分CF1a和第二耦合部分CF1d用作第一导电膜CF1的分路shunt区域。接触插塞CP1接触插塞CP2与第一耦合部分CF1a第二耦合部分CF1d在第二方向DR2上的一个端部之间的距离DIS1大于接触插塞CP1接触插塞CP2与第一耦合部分CF1a第二耦合部分CF1d在第二方向DR2上的另一端部之间的距离DIS2。第一耦合部分CF1a第二耦合部分CF1d在第二方向DR2上的一个端部是在第三耦合部分CF2a第四耦合部分CF2d一侧的端部。接触插塞CP3接触插塞CP4与第三耦合部分CF2a第四耦合部分CF2d在第二方向DR2上的一个端部之间的距离可以小于距离DIS1。第三耦合部分CF2a第四耦合部分CF2d在第二方向DR2上的一个端部是在第一耦合部分CF1a第二耦合部分CF1d一侧的端部。这是因为：要在操作期间施加到第二导电膜CF2的电压通常低于要在操作期间施加到第一导电膜CF1的电压；并且相对不太可能发生接触插塞CP3接触插塞CP4与第一导电膜CF1之间的短路。尽管第一耦合部分CF1a上的硬掩模HM被部分地移除以耦合到接触插塞CP1接触插塞CP2，但是接触插塞CP1接触插塞CP2的一个端部侧上的硬掩模HM保留。接触插塞CP3电耦合到第三耦合部分CF2a。接触插塞CP4电耦合到第四耦合部分CF2d。也就是说，第三耦合部分CF2a和第四耦合部分CF2d用作第二导电膜CF2的分路区域。布线WL1a到布线WL1c布置在层间绝缘膜ILD1上。布线WL1a到布线WL1c包括例如铝、铝合金、铜Cu、铜合金等。布线WL1a经由接触插塞CP5电耦合到源极区域SR。层间绝缘膜ILD2布置在层间绝缘膜ILD1上以覆盖布线WL1a到布线WL1c。层间绝缘膜ILD2包括例如氧化硅。在层间绝缘膜ILD2中设置有通孔未示出。通孔在厚度方向上穿透层间绝缘膜ILD2。通孔插塞未示出埋置在通孔中。布线WL2a和布线WL2b布置在层间绝缘膜ILD2上。布线WL2a和布线WL2b包括例如铝、铝合金、铜、铜合金等。布线WL2a和布线WL2b沿着第一方向DR1延伸。布线WL2a经由通孔插塞未示出、布线WL1b和接触插塞CP6电耦合到第一漏极区域DRA1。布线WL2b经由通孔插塞、布线WL1c和接触插塞CP7电耦合到第二漏极区域DRA2。如图4所示，根据第一实施例的半导体器件可以具有布线WL2c而不是布线WL2a和布线WL2b。布线WL2c沿着第一方向DR1延伸。布线WL2c经由通孔插塞、布线WL1b和接触插塞CP6耦合到第一漏极区域DRA1，并且经由通孔插塞、布线WL1c和接触插塞CP7电耦合到第二漏极区域DRA2。可以通过在第一方向DR1和第二方向DR2上重复布置图2所示的结构来配置存储单元阵列MCA。在下文中，将描述根据第一实施例的半导体器件的制造方法。根据第一实施例的半导体器件的制造方法包括半导体衬底提供步骤S1、第一栅极绝缘膜形成步骤S2、第一导电膜形成步骤S3、第一图案化步骤S4、绝缘间隔物形成步骤S5、第二栅极绝缘膜形成步骤S6、第二导电膜形成步骤S7、回蚀步骤S8和第二图案化步骤S9，如图5所示。在根据第一实施例的半导体器件的制造方法中，在执行第二图案化步骤S9之后，执行以下步骤：形成第一漏极区域DRA1、源极区域SR和第二漏极区域DRA2；形成绝缘膜ILD1；形成接触插塞CP1到接触插塞CP7；形成布线WL1a到布线WL1c；形成层间绝缘膜ILD2；以及形成布线WL2a和布线WL2c。然而，这些步骤是根据传统已知的方法执行的，并且因此将省略详细描述。在半导体衬底提供步骤S1中，提供半导体衬底SUB，如图6所示。此时，在半导体衬底SUB中形成元件隔离膜ISL和阱区域WR。元件隔离膜ISL通过以下方式来形成：利用诸如RIE反应离子蚀刻等各向异性蚀刻在第一面FS中形成沟槽并且在沟槽中埋置构成元件隔离膜ISL的材料。阱区域WR通过在形成元件隔离膜ISL之后对半导体衬底SUB执行离子注入来形成。在第一栅极绝缘膜形成步骤S2中，形成第一栅极绝缘膜GIF1，如图7所示。第一栅极绝缘膜GIF1通过例如CVD化学气相沉积来形成。在第一导电膜形成步骤S3中，形成第一导电膜CF1，如图8所示。第一导电膜CF1通过例如CVD来形成。第一图案化步骤S4具有硬掩模形成步骤S41、硬掩模图案化步骤S42和蚀刻步骤S43。在硬掩模形成步骤S41中，在第一导电膜CF1上形成构成硬掩模HM的材料，如图9所示。构成硬掩模HM的材料通过例如CVD来形成。在硬掩模图案化步骤S42中，对构成所形成的硬掩模HM的材料进行图案化，如图10所示。该图案化通过以下方式来执行：利用光刻法对形成在构成硬掩模HM的材料上的光致抗蚀剂PR1进行图案化并且使用光致抗蚀剂PR1作为掩模来蚀刻构成硬掩模HM的材料。对硬掩模HM和光致抗蚀剂PR1进行图案化以覆盖第一区域R1，如图11所示。在平面图中，第一区域R1具有第一矩形形状。也就是说，第一区域R1具有平行于第一方向DR1的边和平行于第二方向DR2的边。在蚀刻步骤S43中，通过使用硬掩模HM和光致抗蚀剂PR1作为掩模来蚀刻第一导电膜CF1，如图12所示。该蚀刻通过例如诸如RIE等各向异性蚀刻来执行。作为蚀刻步骤S43的结果，第一导电膜CF1被图案化为在平面图中具有第一矩形形状第一图案化。在执行蚀刻步骤S43之后，通过灰化移除光致抗蚀剂PR1，但是保留硬掩模HM。在绝缘间隔物形成步骤S5中，在第一导电膜CF1的侧壁上形成绝缘间隔物ISS1，如图13所示。在绝缘间隔物形成步骤S5中，首先形成构成绝缘间隔物ISS1的材料以覆盖第一导电膜CF1。在绝缘间隔物形成步骤S5中，其次执行构成所形成的绝缘间隔物ISS1的材料的回蚀。执行该回蚀，直到第一导电膜CF1的上表面被暴露。结果，在第一导电膜CF1的侧壁上形成绝缘间隔物ISS1。在第二栅极绝缘膜形成步骤S6中，在第一表面FS上形成第二栅极绝缘膜GIF2，如图14所示。第二栅极绝缘膜GIF2通过例如对第一表面FS进行热氧化来形成。在第二导电膜形成步骤S7中，形成第二导电膜CF2，如图15所示。第二导电膜CF2被形成为覆盖第一导电膜CF1和绝缘间隔物ISS1。第二导电膜CF2通过例如CVD来形成。在回蚀步骤S8中，执行所形成的第二导电膜CF2的回蚀，如图16所示。执行该回蚀，直到第一导电膜CF1的上表面被暴露。结果，在平面图中，第二导电膜CF2保持围绕第一导电膜CF1的外周。也就是说，作为回蚀步骤S8的结果，第二导电膜CF2保持具有第三耦合部分CF2a、第一控制栅极部分CF2b、第二控制栅极部分CF2c和第四耦合部分CF2d。在第二图案化步骤S9中，执行第一导电膜CF1的图案化第二图案化，如图17所示。在第二图案化步骤S9中，首先在第一导电膜CF1上形成光致抗蚀剂PR2。在第二图案化步骤S9中，其次通过光刻法对光致抗蚀剂PR2进行图案化。在光致抗蚀剂PR2的第二区域R2中设置开口，如图18所示。在平面图中，第二区域R2具有第二矩形形状。也就是说，第二区域R2具有平行于第一方向DR1的边和平行于第二方向DR2的边。在平面图中，第二区域R2位于第一区域R1内。在第二图案化步骤S9中，通过使用在第二区域R2中具有开口的光致抗蚀剂PR2作为掩模来蚀刻第三导电膜CF1。该蚀刻通过例如诸如RIE等各向异性蚀刻来执行。结果，第一导电膜CF1保持具有第一耦合部分CF1a、第一存储栅极部分CF1b、第二存储栅极部分CF1c和第二耦合部分CF1d。在下文中，将与比较示例进行比较来描述根据第一实施例的半导体器件的优点。根据比较示例的半导体器件与根据第一实施例的半导体器件的相同之处在于，前者包括第一导电膜CF1和第二导电膜CF2，如图19所示。然而，根据比较示例的半导体器件与根据第一实施例的半导体器件的不同之处在于，第一耦合部分CF1a、第二耦合部分CF1d、第三耦合部分CF2a和第四耦合部分CF2d在中间被切割。在根据比较示例的半导体器件中，第一导电膜CF1与第二导电膜CF2之间的距离在切割位置处较小。结果，在根据比较示例的半导体器件中担心第一导电膜CF1与第二导电膜CF2之间的耐压可能不足。另一方面，在根据第一实施例的半导体器件中，从不存在如上所述的切割位置，并且因此第一导电膜CF1与第二导电膜CF2之间的耐压可以增加。在根据第一实施例的半导体器件中，当硬掩模HM布置在第一导电膜CF1的上表面上时，第一导电膜CF1的上表面与第二导电膜CF2的上表面之间的耐压可以由于硬掩模HM而增加。AHAO膜的介电常数高于例如ONO膜更。因此，可以降低要施加到第一导电膜CF1的电压。当要施加到第一导电膜CF1的电压降低时，第一导电膜CF1与第二导电膜CF2之间的耐压也易于得到确保，即使绝缘间隔物ISS1的厚度减小。因此，当在根据第一实施例的半导体器件中的第一栅极绝缘膜GIF1是AHAO膜时，可以减小闪存单元的单元面积。而且，在这种情况下，通过减小绝缘间隔物ISS1的厚度，可以减小第一存储栅极部分CF1b与第一控制栅极部分CF2b之间的空间第二存储栅极部分CF1c与第二控制栅极部分CF2c之间的空间，并且因此可以改善闪存单元的电流驱动能力。在根据第一实施例的半导体器件中，第一存储栅极部分CF1b和第二存储栅极部分CF1c彼此耦合，并且因此第一存储栅极部分CF1b的电位和第二存储栅极部分CF1c的电位彼此相等。类似地，第一控制栅极部分CF2b和第二控制栅极部分CF2c彼此耦合，并且因此第一控制栅极部分CF2b的电位和第二控制栅极部分CF2c的电位彼此相等。当根据第一实施例的半导体器件具有布线WL2a和布线WL2b时，闪存单元MC1和闪存单元MC2可以彼此独立地操作。另一方面，当根据第一实施例的半导体器件具有布线WL2c而不是布线WL2a和布线WL2b时，闪存单元MC1和闪存单元MC2不能彼此独立地操作。然而，在这种情况下，闪存单元MC1和闪存单元MC2一体地操作，并且因此第一栅极绝缘膜GIF1中的累积电荷量加倍。结果，可以改善闪存单元的数据保持特性。在下文中，将描述根据第一实施例的半导体器件的制造方法的优点。例如，根据第一实施例的半导体器件也可以通过以下方式来形成：利用单次图案化来形成第一导电膜CF1以具有第一耦合部分CF1a、第一存储栅极部分CF1b、第二存储栅极部分CF1c和第二耦合部分CF1d并且回蚀被形成为覆盖第一导电膜CF1的第二导电膜CF2。然而，在这种情况下，当回蚀第二导电膜CF2时，第二导电膜CF2不仅保留在第一导电膜CF1的外周侧，而且还保留在其内周侧。需要通过蚀刻来移除残留在第一导电膜CF1的内周侧上的第二导电膜CF2。然而，通过该蚀刻移除了在第二导电膜CF2下面的第二栅极绝缘膜GIF2。因为第二栅极绝缘膜GIF2通常非常薄，所以在第二栅极绝缘膜GIF2下面的半导体衬底SUB具体地，半导体衬底SUB的要形成源极区域SR的部分也被部分地移除。另一方面，在根据第一实施例的半导体器件的制造方法中，通过双重图案化第一图案化步骤S4和第二图案化步骤S9来将第一导电膜CF1形成为具有第一耦合部分CF1a、第一存储栅极部分CF1b、第二存储栅极部分CF1c和第二耦合部分CF1d。在执行第二导电膜CF2的回蚀回蚀步骤S8时，不执行第一导电膜CF1的第二图案化第二图案化步骤S9。因此，在执行第二导电膜CF2的回蚀之后，第二导电膜CF2仅保留在第一导电膜CF1的外周侧上。因此，根据第一实施例的半导体器件的制造方法，可以抑制部分地移除在要形成源极区域SR的部分中的半导体衬底SUB。第二实施例在下文中，将描述根据第二实施例的半导体器件的配置。在以下描述中，将描述与根据第一实施例的半导体器件的配置不同的配置，并且将不重复进行重复描述。根据第二实施例的半导体器件的配置与根据第一实施例的半导体器件的配置的相同之处在于，前者包括半导体衬底SUB、第一导电膜CF1、第二导电膜CF2、第一栅极绝缘膜GIF1、第二栅极绝缘膜GIF2、绝缘间隔物ISS1、布线WL2a和布线WL2b或布线WL2c。然而，根据第二实施例的半导体器件还包括第三导电膜CF3、第四导电膜CF4、绝缘间隔物ISS2和绝缘间隔物ISS3，如图20所示。关于这些点，根据第二实施例的半导体器件的配置与根据第一实施例的半导体器件的器件不同。在以下描述中，将主要描述这些差异。第三导电膜CF3和第四导电膜CF4沿着第一方向DR1延伸。第三导电膜CF3被布置为在第二方向DR2上与第一导电膜CF1第一耦合部分CF1a间隔开。第四导电膜CF4被布置为在第二方向DR2上与第一导电膜CF1第二耦合部分CF1d间隔开。也就是说，第三导电膜CF3在第二方向DR2上与第一耦合部分CF1a一起将第三耦合部分CF2a夹在中间，并且第四耦合部分CF4在第二方向DR2上与第二耦合部分CF1d一起将第四耦合部分CF2d夹在中间。在平面图中，第三导电膜CF3和第四导电膜CF4具有第三矩形形状。第三矩形形状具有平行于第一方向DR1的边和平行于第二方向DR2的边。在平面图中，绝缘间隔物ISS2围绕第三导电膜CF3的外周。在平面图中，绝缘间隔物ISS3围绕第四导电膜CF4的外周。在平面图中，第二导电膜CF2经由绝缘间隔物ISS2围绕第三导电膜CF3的外周，并且经由绝缘间隔物ISS3围绕第四导电膜CF4的外周。更具体地，第二导电膜CF2还包括第五耦合部分CF2e和第六耦合部分CF2f。在平面图中，第五耦合部分CF2e与第三耦合部分CF2a一起围绕第三导电膜CF3的外周。在平面图中，第六耦合部分CF2f与第四耦合部分CF2d一起围绕第四导电膜CF4的外周。接触插塞CP3电耦合到第五耦合部分CF2e。接触插塞CP4电耦合到第六耦合部分CF2f。从另一观点来看，这表示，第五耦合部分CF2e和第六耦合部分CF2f用作第二导电膜CF2的分路区域。在平面图中，接触插塞CP3接触插塞CP4被布置为跨接straddle第五耦合部分CF2e并且到达第三导电膜CF3以跨接第六耦合部分CF2f并且到达第四导电膜CF4。第三导电膜CF3和第四导电膜CF4分别通过绝缘间隔物ISS2和绝缘间隔物ISS3与第一导电膜CF1电隔离。因此，即使接触插塞CP3被布置为到达第三导电膜CF3接触插塞CP4被布置为到达第四导电膜CF4，第一导电膜CF1和第二导电膜CF2也不会短路。此外，因为接触插塞CP3接触插塞CP4被布置为跨接第五耦合部分CF2e第六耦合部分CF2f，所以可以确保与第五耦合部分CF2e第六耦合部分CF2f的接触区域，即使接触插塞CP3接触插塞CP4形成在移位位置处。在下文中，将描述根据第二实施例的半导体器件的制造方法。在以下描述中，将描述与根据第一实施例的半导体器件的制造方法的步骤不同的步骤，并且将不重复进行重复描述。根据第二实施例的半导体器件的制造方法包括半导体衬底提供步骤S1、第一栅极绝缘膜形成步骤S2、第一导电膜形成步骤S3、第一图案化步骤S4、绝缘间隔物形成步骤S5、第二栅极绝缘膜形成步骤S6、第二导电膜形成步骤S7、回蚀步骤S8和第二图案化步骤S9。在根据第二实施例的半导体器件的制造方法中，第一图案化步骤S4包括硬掩模形成步骤S41、硬掩模图案化步骤S42和蚀刻步骤S43。关于这些点，根据第二实施例的半导体器件的制造方法与根据第一实施例的半导体器件的制造方法相同。然而，在根据第二实施例的半导体器件的制造方法中，硬掩模图案化步骤S42的细节、绝缘间隔物形成步骤S5的细节和回蚀步骤S8的细节不同于根据第一实施例的半导体器件的制造方法的细节。在以下描述中，将主要描述这些差异。在硬掩模图案化步骤S42中，对硬掩模HM和光致抗蚀剂PR1进行图案化以覆盖第一区域R1、第三区域R3和第四区域R4，如图21所示。第三区域R3在第二方向DR2上与第一区域R1间隔开。第四区域R4在第二方向DR2上与第一区域R1间隔开。在平面图中，第三区域R3和第四区域R4具有第三矩形形状。第三区域R3和第四区域R4在第二方向DR2上相对于第一区域R1彼此相对地定位。因此，在蚀刻步骤S43中对第一导电膜CF1进行图案化，使得除了第一导电膜CF1，还保留第三导电膜CF3和第四导电膜CF4。因为在执行蚀刻步骤S43之后第三导电膜CF3和第四导电膜CF4保留，所以在绝缘间隔物形成步骤S5中，在第一导电膜CF1的侧壁上形成绝缘间隔物ISS1，在第三导电膜CF3的侧壁上形成绝缘间隔物ISS2，并且在第四导电膜CF3的侧壁上形成绝缘间隔物ISS3。在根据第二实施例的半导体器件的制造方法中，在执行回蚀步骤S8时形成第三导电膜CF3和第四导电膜CF4，如图22所示。因此，第二导电膜CF3和第四导电膜CF4在执行回蚀步骤S8时形成。通过在回蚀步骤S8中执行回蚀，第二导电膜CF2沿着第三导电膜CF3和第四导电膜CF4的侧壁保留。剩余的第二导电膜CF2用作第五耦合部分CF2e和第六耦合部分CF2f。在下文中，将描述根据第二实施例的半导体器件的优点。在以下描述中，将主要描述与根据第一实施例的半导体器件的优点不同的优点，并且将不重复进行重复描述。在根据第一实施例的半导体器件中，第二导电膜CF2的分路区域的宽度不能等于或大于第三耦合部分CF2a的宽度第四耦合部分CF2d的宽度。因此，当在形成接触孔CH时发生任何掩模移位时，担心：接触插塞CP3可能没有电耦合到第三耦合部分CF2a接触插塞CP4可能没有电耦合到第四耦合部分CF2d；或者，接触插塞CP3可能电耦合到第一耦合部分CF1a和第三耦合部分CF2a两者接触插塞CP4可能电耦合到第二耦合部分CF1d和第四耦合部分CF2d两者。另一方面，在根据第二实施例的半导体器件中，接触插塞CP3可以形成为跨接第五耦合部分CF2e和第三导电膜CF3接触插塞CP4可以形成为跨接第六耦合部分CF2f和第四导电膜CF4，并且因此可以相对宽地确保第二导电膜CF2的分流区域。因此，根据第二实施例的半导体器件，可以抑制以下情况：接触插塞CP3接触插塞CP4可能没有电耦合到第二导电膜CF2；并且第一导电膜CF1和第二导电膜CF2可能短路。第三实施例在下文中，将描述根据第三实施例的半导体器件的配置。在以下描述中，将描述与根据第一实施例的半导体器件的配置不同的配置，并且将不重复进行重复描述。根据第三实施例的半导体器件的配置与根据第一实施例的半导体器件的配置的相同之处在于，前者包括半导体衬底SUB、第一导电膜CF1、第二导电膜CF2、第一栅极绝缘膜GIF1、第二栅极绝缘膜GIF2、绝缘间隔物ISS1和布线WL2c。然而，在根据第三实施例的半导体器件中，第一切割表面CS1和第二切割表面CS2设置在第一存储栅极部分CF1b中，并且第三切割表面CS3和第四切割表面CS4设置在第二存储栅极部分CF1c中，如图23所示。另外，第五切割表面CS5和第六切割表面CS6设置在第一控制栅极部分CF2b中，并且第七切割表面CS7和第八切割表面CS8设置在第二控制栅极部分CF2c中。关于这些点，根据第三实施例的半导体器件的配置与根据第一实施例的半导体器件的配置不同。在以下描述中，将主要描述这些差异。第一切割表面CS1和第二切割表面CS2与第二方向DR2交叉。第一切割表面CS1和第二切割表面CS2优选地以直角与第二方向DR2交叉。第一切割表面CS1和第二切割表面CS2通过在第二方向DR2上彼此间隔开而彼此面对。也就是说，移除了在第一切割表面CS1与第二切割表面CS2之间的第一存储栅极部分CF1b。第三切割表面CS3和第四切割表面CS4与第二方向DR2交叉。第三切割表面CS3和第四切割表面CS4优选地以直角与第二方向DR2交叉。第三切割表面CS3和第四切割表面CS4通过在第二方向DR2上彼此间隔开而彼此面对。也就是说，移除了在第三切割表面CS3与第四切割表面CS4之间的第二存储栅极部分CF1c。第五切割表面CS5和第六切割表面CS6与第二方向DR2交叉。第五切割表面CS5和第六切割表面CS6优选地以直角与第二方向DR2交叉。第五切割表面CS5和第六切割表面CS6通过在第二方向DR2上彼此间隔开而彼此面对。也就是说，移除了在第五切割表面CS5与第六切割表面CS6之间的第一控制栅极部分CF2b。第七切割表面CS7和第八切割表面CS8与第二方向DR2交叉。第七切割表面CS7和第八切割表面CS8优选地以直角与第二方向DR2交叉。第七切割表面CS7和第八切割表面CS8通过在第二方向DR2上彼此间隔开而彼此面对。也就是说，移除了在第七切割表面CS7与第八切割表面CS8之间的第二控制栅极部分CF2c。在平面图中，第一切割表面CS1和第二切割表面CS2位于第五切割表面CS5与第六切割表面CS6之间。在平面图中，第三切割表面CS3和第四切割表面CS4位于第七切割表面CS7与第八切割表面CS8之间。也就是说，第一控制栅极部分CF2b在第二方向DR2上在比第一存储栅极部分CF1b更宽的范围内被移除，并且第二控制栅极部分CF2c在第二方向DR2上在比第二存储栅极部分CF1c更宽的范围内被移除。在下文中，将描述根据第三实施例的半导体器件的制造方法。在以下描述中，将描述与根据第一实施例的半导体器件的制造方法的步骤不同的步骤，并且将不重复进行重复描述。根据第三实施例的半导体器件的制造方法包括半导体衬底提供步骤S1、第一栅极绝缘膜形成步骤S2、第一导电膜形成步骤S3、第一图案化步骤S4、绝缘间隔物形成步骤S5、第二栅极绝缘膜形成步骤S6、第二导电膜形成步骤S7、回蚀步骤S8和第二图案化步骤S9。在根据第三实施例的半导体器件的制造方法中，第一图案化步骤S4具有硬掩模形成步骤S41、硬掩模图案化步骤S42和蚀刻步骤S43。关于这些点，根据第三实施例的半导体器件的制造方法与根据第一实施例的半导体器件的制造方法相同。然而，根据第三实施例的半导体器件的制造方法还包括第三图案化步骤S10，如图24所示。在根据第三实施例的制造方法中，第二图案化步骤S9的细节不同于在根据第一实施例的半导体器件的制造方法中的第二图案化步骤S9的细节。关于这些点，根据第三实施例的半导体器件的制造方法与根据第一实施例的半导体器件的制造方法不同。在以下描述中，将主要描述这些差异。在回蚀步骤S8之后并且在第二图案化步骤S9之前执行第三图案化步骤S10。在第三图案化步骤S10中，首先形成光致抗蚀剂PR3。光致抗蚀剂PR3在第五区域R5和第六区域R6中具有开口，如图25所示。第五区域R5和第六区域R6具有第四矩形形状。第四矩形形状具有平行于第一方向DR1的边和平行于第二方向DR2的边。第五区域R5被布置为沿着第一方向DR1跨接第一控制栅极部分CF2b并且到达第一导电膜CF1。第六区域R6被布置为沿着第一方向DR1跨接第二控制栅极部分CF2c并且到达第一导电膜CF1。因此，可以形成第五切割表面CS5、第六切割表面CS6、第七切割表面CS7和第八切割表面CS8，即使在形成光致抗蚀剂PR3时发生在第一方向DR1上的任何掩模移位。即使第五区域R5和第六区域R6被布置为在第一方向DR1上到达第一导电膜CF1，在第三图案化步骤S10中也不会蚀刻第一导电膜CF1，因为硬掩模HM位于第一导电膜CF1的上表面上。在第三图案化步骤S10中，其次通过使用光致抗蚀剂PR3进行蚀刻。该蚀刻例如是各向异性蚀刻，诸如RIE。由此，部分地移除了第一控制栅极部分CF2b，从而形成第五切割表面CS5和第六切割表面CS6。而且，通过该蚀刻部分地移除了第二控制栅极部分CF2c，从而形成了第七切割表面CS7和第八切割表面CS8。在第二图案化步骤S9中，在光致抗蚀剂PR2的第二区域R2、第七区域R7和第八区域R8中设置开口，如图26所示。第七区域R7和第八区域R8具有第五矩形形状。在平面图中，第五矩形形状具有平行于第一方向DR1的边和平行于第二方向DR2的边。第七区域R7和第八区域R8在第二方向DR2上的宽度小于第五区域R5和第六区域R6在第二方向DR2上的宽度。第七区域R7被布置为使得其在第二方向DR2上与第五区域R5交叠，并且其在第一方向DR1上的端部到达第二区域R2。第八区域R8被布置为使得其在第二方向DR2上与第六区域R6交叠，并且其在第一方向DR1上的端部到达第二区域R2。通过使用设置有第二区域R2、第七区域R7和第八区域R8的光致抗蚀剂PR2蚀刻第一导电膜CF1，形成了第一耦合部分CF1a、设置有第一切割表面CS1和第二切割表面CS2的第一存储栅极部分CF1b、设置有第三切割表面CS3和第四切割表面CS4的第二存储栅极部分CF1c、以及第二耦合部分CF1d。在下文中，将描述根据第三实施例的半导体器件的优点。在以下描述中，将主要描述与根据第一实施例的半导体器件的优点不同的优点，并且将不重复进行重复描述。在根据第三实施例的半导体器件中，第一存储栅极部分CF1b、第二存储栅极部分CF1c、第一控制栅极部分CF2b和第二控制栅极部分CF2c在中间被切割。因此，在根据第三实施例的半导体器件中，闪存单元MC1和闪存单元MC2可以彼此独立地操作。在根据第三实施例的半导体器件中，设置在第一控制栅极部分CF2b中的切割表面从设置在第一存储栅极部分CF1b中的切割表面后退，并且设置在第二控制栅极部分CF2c中的切割表面从设置在第二存储栅极部分CF1c中切割表面后退。因此，根据第三实施例的半导体器件，第一导电膜CF1和第二导电膜CF2之间的耐压易于得到确保，即使第一导电膜CF1和第二导电膜CF2具有切割表面。以上基于优选实施例具体地描述了本发明人做出的发明，但不用说，本发明不应当限于这些优选实施例，并且可以在不脱离本发明的要点的范围内对本发明进行各种修改。

权利要求：1.一种半导体器件，包括：半导体衬底，具有第一表面；第一导电膜，位于所述第一表面上，并且在平面图中形成为圆形；第二导电膜，位于所述第一表面上，并且在平面图中围绕所述第一导电膜的外周；第一绝缘间隔物，位于所述第一导电膜与所述第二导电膜之间；第一栅极绝缘膜，位于所述第一表面与所述第一导电膜之间；以及第二栅极绝缘膜，位于所述第一表面与所述第二导电膜之间，其中所述第一导电膜具有第一存储栅极部分和第二存储栅极部分，其中在平面图中，所述第一存储栅极部分和所述第二存储栅极部分在第一方向上彼此间隔开并且在垂直于所述第一方向的第二方向上延伸，其中所述第二导电膜具有沿着所述第一存储栅极部分延伸的第一控制栅极部分和沿着所述第二存储栅极部分延伸的第二控制栅极部分，其中所述半导体衬底具有位于所述第一表面中的第一漏极区域、位于所述第一表面中的源极区域和位于所述第一表面中的第二漏极区域，其中在平面图中，所述第一存储栅极部分和所述第一控制栅极部分被所述第一漏极区域和所述源极区域夹在中间，以及其中在平面图中，所述第二存储栅极部分和所述第二控制栅极部分被所述第二漏极区域和所述源极区域夹在中间。2.根据权利要求1所述的半导体器件，还包括：第三导电膜，被布置为在所述第二方向上与所述第一导电膜间隔开并且在所述第一方向上延伸；以及第二绝缘间隔物，在平面图中围绕所述第三导电膜的外周，其中在平面图中，所述第二导电膜还经由所述第二绝缘间隔物围绕所述第三导电膜的外周。3.根据权利要求2所述的半导体器件，还包括：硬掩模，布置在所述第一导电膜的上表面上并且包括绝缘体。4.根据权利要求3所述的半导体器件，其中所述第一栅极绝缘膜包括：第一层，布置在所述第一表面上并且包括氧化硅或氮氧化硅；第二层，布置在所述第一层上并且包括氧化铝；第三层，布置在所述第二层上并且包括硅酸铪；以及第四层，布置在所述第三层上并且包括氧化铝，以及其中所述第一栅极绝缘膜的累积电荷量由于所述第一导电膜与所述半导体衬底之间的电压变化而改变。5.根据权利要求4所述的半导体器件，还包括：沿着所述第一方向延伸的第一位线；以及沿着所述第一方向延伸的第二位线，其中所述第一位线被电耦合到所述第一漏极区域，以及其中所述第二位线被电耦合到所述第二漏极区域。6.根据权利要求4所述的半导体器件，还包括沿着所述第一方向延伸的第三位线，其中所述第三位线被电耦合到所述第一漏极区域和所述第二漏极区域。7.根据权利要求1所述的半导体器件，其中所述第一存储栅极部分包括与所述第二方向交叉的第一切割表面和面对所述第一切割表面的第二切割表面，所述第二切割表面在所述第二方向上与所述第一切割表面间隔开，其中所述第二存储栅极部分包括与所述第二方向交叉的第三切割表面和面对所述第三切割表面的第四切割表面，所述第四切割表面在所述第二方向上与所述第三切割表面间隔开，其中所述第一控制栅极部分包括与所述第二方向交叉的第五切割表面和面对所述第五切割表面的第六切割表面，所述第六切割表面在所述第二方向上与所述第五切割表面间隔开，其中所述第二控制栅极部分包括与所述第二方向交叉的第七切割表面和面对所述第七切割表面的第八切割表面，所述第八切割表面在所述第二方向上与所述第七切割表面间隔开，其中所述第一切割表面和所述第二切割表面位于所述第五切割表面与所述第六切割表面之间，以及其中所述第三切割表面和所述第四切割表面位于所述第七切割表面与所述第八切割表面之间。8.根据权利要求7所述的半导体器件，还包括沿着所述第一方向延伸的第三位线，其中所述第三位线被电耦合到所述第一漏极区域和所述第二漏极区域。9.一种半导体器件的制造方法，包括以下步骤：在半导体衬底的第一表面上形成第一栅极绝缘膜；在所述第一栅极绝缘膜上形成第一导电膜；通过使用布置在所述第一导电膜上的第一掩模来对所述第一栅极绝缘膜和所述第一导电膜执行第一图案化；在所述第一导电膜的侧壁上形成绝缘间隔物；形成第二导电膜以覆盖所述第一导电膜；回蚀所述第二导电膜；以及通过使用布置在所述第一导电膜上的第二掩模来对所述第一导电膜执行第二图案化，其中所述第一掩模覆盖第一矩形形状的第一区域，并且所述第一区域包括在平面图中平行于第一方向的边和平行于垂直于所述第一方向的第二方向的边，其中所述第二掩模在第二矩形形状的第二区域中设置有开口，并且所述第二区域包括在平面图中平行于所述第一方向的边和平行于所述第二方向的边，以及其中所述第二区域在平面图中位于所述第一区域内。10.根据权利要求9所述的半导体器件的制造方法，其中所述第一掩模还具有第三矩形形状的第三区域和所述第三矩形形状的第四区域，并且所述第三区域包括在平面图中平行于所述第一方向的边和平行于所述第二方向的边，以及其中所述第三区域和所述第四区域在所述第二方向上相对于所述第一区域位于相对侧，并且在所述第二方向上与所述第一区域间隔开。11.根据权利要求10所述的半导体器件的制造方法，其中所述第一掩模包括硬掩模，所述硬掩模包括绝缘体。12.根据权利要求11所述的半导体器件的制造方法，还包括以下步骤：在所述回蚀之后并且在执行所述第二图案化之前，执行第三图案化以用于部分地移除在所述回蚀中蚀刻的所述第二导电膜，其中在所述第二图案化中图案化的所述第一导电膜包括沿着所述第二方向延伸的第一存储栅极部分和沿着所述第二方向延伸的第二存储栅极部分，并且所述第一导电膜被布置为在所述第一方向上与所述第一存储栅极部分间隔开，其中在所述回蚀中蚀刻的所述第二导电膜包括沿着所述第一存储栅极部分延伸的第一控制栅极部分和沿着所述第二存储栅极部分延伸的第二控制栅极部分，其中在执行所述第三图案化中，在所述第一控制栅极部分中形成与所述第二方向交叉的第五切割表面和面对所述第五切割表面并且在所述第二方向上与所述第五切割表面间隔开的第六切割表面，并且在所述第二控制栅极部分中形成与所述第二方向交叉的第七切割表面和面对所述第七切割表面并且在所述第二方向上与所述第七切割表面间隔开的第八切割表面，其中在执行所述第二图案化中，在所述第一存储栅极部分中形成与所述第二方向交叉的第一切割表面和面对所述第一切割表面并且在所述第二方向上与所述第一切割表面间隔开的第二切割表面，并且在所述第二存储栅极部分中形成与所述第二方向交叉的第三切割表面和面对所述第三切割表面并且在所述第二方向上与所述第三切割表面间隔开的第四切割表面，其中所述第一切割表面和所述第二切割表面位于所述第五切割表面与所述第六切割表面之间，以及其中所述第三切割表面和所述第四切割表面位于所述第七切割表面与所述第八切割表面之间。

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