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申请/专利权人：广州智明微电子科技有限公司

摘要：本发明属于功率半导体器件技术领域，公开了一种高低边集成MOS型功率开关。本发明首先提出一种高低边集成MOS型器件，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS器件隔离，以抵挡器件之间的横向耐压，还通过低电阻率区或金属走线使一个MOS的源极和另一个MOS的漏极相连，低电阻率区或金属走线提供低阻抗通道，能够实现高效紧凑的串联连接，进一步可将控制电路和本发明高低边集成MOS型器件集成在同一衬底上，形成智能功率开关，利于减小芯片的占用面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。本发明有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。

主权项：1.一种高低边集成MOS型器件，其特征在于，其元胞结构包括从下至上依次层叠设置的第三金属化源极110、P+衬底109以及P-外延层108；在沿P-外延层108左右方向的中间位置设置第一沟槽125，第一沟槽125为纵向布置，且从P-外延层108的上表面向下延伸至P+衬底109的上表面；第一沟槽125内填充有介质材料120，以形成介质隔离区；第一沟槽125的左侧设有第三P+低电阻率区121，第三P+低电阻率区121也为纵向布置；第三P+低电阻率区121与第一沟槽125的左侧面相互接触；第三P+低电阻率区121的左侧设有第一P型基区107、第一N-漂移区123和第一平面栅结构；第一P型基区107、第一N-漂移区123均包含于P-外延层108中；第一P型基区107和第一N-漂移区123侧面相互接触的位于P-外延层108的左侧区域中的顶部，且第一P型基区107位于第一N-漂移区123的左侧；第一P型基区107包含第一P+低电阻率区106和第一N+源区103；第一P+低电阻率区106和第一N+源区103侧面相互接触的位于第一P型基区107的顶部左侧区域，且第一N+源区103位于第一P+低电阻率区106的右侧；第一P型基区107的顶部右侧区域位于第一N+源区103的右侧面与第一P型基区107的右侧面之间；第一N-漂移区123中包含第一N+漏区122；第一N+漏区122位于第一N-漂移区123的顶部右侧区域；第一N-漂移区123的顶部左侧区域位于第一N+漏区122的左侧面与第一N-漂移区123的左侧面之间；第一N-漂移区123和第一N+漏区122的右侧面均与第三P+低电阻率区121的左侧面相互接触；第一平面栅结构包含第一栅氧化层102和第一栅电极101；第一栅氧化层102的底面与第一N+源区103的顶面右侧部分区域、第一P型基区107的顶部右侧区域、以及第一N-漂移区123的顶部左侧区域均接触；第一栅电极101位于第一栅氧化层102的顶部表面；第一沟槽125的右侧设有第二P+低电阻率区119，第二P+低电阻率区119也为纵向布置；第二P+低电阻率区119与第一沟槽125的右侧面相互接触；第二P+低电阻率区119的右侧设有第二P型基区117、第二N-漂移区112和第二平面栅结构；第二P型基区117、第二N-漂移区112均包含在P-外延层108中；第二P型基区117和第二N-漂移区112侧面相互接触的位于P-外延层108的右侧区域中的顶部，且第二P型基区117位于第二N-漂移区112的左侧；第二P型基区117中包含第二N+源区118；第二N+源区118位于第二P型基区117的顶部左侧区域；第二P型基区117的顶部右侧区域位于第二N+源区118的右侧面与第二P型基区117的右侧面之间；第二P型基区117和第二N+源区118的左侧面均与第二P+低电阻率区119的右侧面相互接触；第二N-漂移区112中包含第二N+漏区113；第二N+漏区113位于第二N-漂移区112的顶部右侧区域；第二N-漂移区112的顶部左侧区域位于第二N+漏区113的左侧面与第二N-漂移区112的左侧面之间；第二平面栅结构包含第二栅氧化层116和第二栅电极115；第二栅氧化层116的底面与第二N+源区118的顶面右侧部分区域、第二P型基区117的顶部右侧区域、以及第二N-漂移区112的顶部左侧区域均接触；第二栅电极115位于第二栅氧化层116的顶部表面；在P-外延层108的上方设有绝缘层124；在绝缘层124上方设有第一金属化源极104、第一金属化漏极126、第二金属化源极127和第二金属化漏极114；在绝缘层124内设有通孔105；其中第一金属化源极104通过通孔105与第一P+低电阻率区106和第一N+源区103欧姆接触；第一金属化漏极126通过通孔105与第一N+漏区122和第三P+低电阻率区121欧姆接触；第二金属化源极127通过通孔105与第二P+低电阻率区119和第二N+源区118欧姆接触；第二金属化漏极114通过通孔105与第二N+漏区113欧姆接触。

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