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申请/专利权人：兰州大学

摘要：本发明公开了一种基于FPGA的高速伪随机数生成方法及高速伪随机数生成器，在FPGA中采用适当的混沌模型算法，从而产生高速的伪随机数，FPGA电路中整体运算采用128bit定点数设计，达到足够的计算精度，有效抑制混沌退化，提高输出带宽，增强吞吐量，提升密匙空间；运算过程中，对混沌模型算法进行分块处理，将模型中占用大量时间的运算分成小部分进行并行完成。采用本发明产生的伪随机数速率可达到10Gbps，能满足高带宽需求的视频传输；产生的伪随机数序列能通过严格而高标准的随机性测试，产生序列的复杂性也得到了保障；此外，本发明伪随机数发生器的成本大大降低，同时提高了FPGA的资源利用效率，降低了功耗。

主权项：1.一种基于FPGA的高速伪随机数生成方法，其特征在于，包括以下步骤：首先，建立如下混沌模型算法： 其中α，β，γ1，γ2均为二维逻辑斯蒂映射的参数，a为一维帐篷模型的控制参数；其次，在FPGA中对所述混沌模型算法进行实现，在FPGA电路中的整体运算采用128bit定点数设计，运算过程中，对混沌模型算法进行分块处理，将模型中占用大量时间的运算分成小部分进行并行完成；所述混沌模型算法进行分块处理方式如下，其中省略了mod运算： 其中，上标1、2、3、4分别代表P1、P2、P3、P4，为FPAG运算模块中的4部分运算；参数选择为α，β，γ1，γ2，a＝4，4，2，2，0.5；对于P2和P4运算中，采用如下公式将128bit的乘法拆分为三个64bit进行运算：X2＝{A，B}×{A，B}＝{A2，2AB，B2}；所述分块处理方式下，运算过程如下：S0：输入128bit的xn，yn初始值；S1：对于P1：进行1-xn的操作；对于P2，P4：进行A2，B2，2AB的计算操作；对于P3，首先利用yn的MSB来判断yn是否大于0.5，即a的值，从而决定是采用yn当0≤yn＜0.5时还是1-yn当0.5≤yn＜1时，同时由于1-a以及a都等于0.5，除以1-a或者a等于乘2，即左移一位的操作，因此，将以上判断后的结果再进行F操作则形成模型算法中虚线右侧的计算结果，不进行F操作则形成模型算法中虚线左侧的结果；S2：对于P1：进行1-xn与xn相乘的操作；对于P2，P4：进行相加的操作，算出xn2，yn2；对于P3：进行虚线左右两部分相乘的操作；S3：将输出的256bit结果进行截取128MSB的操作，对截取的位置根据所乘响应的参数进行相应的改变，然后对P1，P2的剩余部分进行相加，对P3，P4的剩余部分进行相加，结果即为xn+1，yn+1，同时将两个通道的xn+1，yn+1进行输出，形成单次256bit位宽的输出。

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