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申请/专利权人：中国地质大学(武汉)

摘要：本发明提供了一种模拟生物学习的忆阻层级记忆神经网络电路，包括：交叉阵列模块、激活函数模块、输出模块和反馈信号模块；交叉阵列模块产生的信号，经由激活函数模块激活后，再经输出模块放大，得到输出信号；激活函数模块的激活信号另一方面反馈至反馈信号模块，形成闭环；其中交叉阵列模块由n组突触模块交叉排列形成；n为预设值；突触模块包括：输入神经元、模式调整单元、记忆选择单元和输出神经元。本发明的有益效果是：可以很好实现并行计算和多值调整；使用忆阻模块实现了突触间多记忆调节，实现了灵活性和复用性。通过交叉阵列完成深度学习的卷积运算，这为深度学习算法硬件实现提供了新的可能。

主权项：1.一种模拟生物学习的忆阻层级记忆神经网络电路，其特征在于：包括：交叉阵列模块、激活函数模块、输出模块和反馈信号模块；交叉阵列模块产生的信号，经由激活函数模块激活后，再经输出模块放大，得到输出信号；激活函数模块的激活信号另一方面反馈至反馈信号模块，形成闭环；其中交叉阵列模块由n组突触模块交叉排列形成；n为预设值；突触模块包括：输入神经元、模式调整单元、记忆选择单元和输出神经元；所述反馈信号模块包括：运算放大器Uf1-Uf2、电容Cf、MOS管Tf、忆阻器Mf、电阻Rf；其中忆阻器Mf的一端与交叉阵列模块电性连接，另一端与运算放大器Uf1的同相输入端连接；运算放大器Uf1的反相输入端与电阻Rf的一端电性连接；电阻Rf的另一端接地；运算放大器Uf2的同相输入端与电容Cf的一端、MOS管Tf的漏极电性连接；运算放大器Uf2的反相输入端接地；MOS管Tf的源极接地；MOS管Tf的栅极一方面与运算放大器Uf1的输出端连接，另一方面通过一个电阻与运算放大器Uf1的反向输入端连接；运算放大器Uf2的输出端通过忆阻器1-忆阻器n与交叉阵列模块电性连接；所述激活函数模块与交叉阵列模块的n组突触模块相对应，也包括n组，且每组排列连接结构相同；其中第i组激活函数模块包括：运算放大器Ui、电容Ci和电阻Ri；运算放大器Ui的同相输入端与交叉阵列模块电性连接；运算放大器Ui的反相输入端接地；运算放大器Ui的正电源端与电阻Ri的一端、电容Ci的一端电性连接；电阻Ri的另一端、电容Ci的另一端接地；运算放大器Ui的负电源端接地；运算放大器Ui的输出端通过一个绝对值校正ABS模块与输出模块电性连接；所述输出模块包括：电阻R10-R11、运算放大器OP3-OP4、单刀双掷开关S3-S4、忆阻器M7；其中开关S3的输入端通过忆阻器与激活函数模块电性连接；开关S3的输出端，其中一端连接至单刀双掷开关S4的一个输出端，另一端连接至运算放大器OP3的反相输入端、电阻R10的一端；电阻R10的另一端与运算放大器OP3的输出端、忆阻器M7的一端电性连接；忆阻器M7的另一端与电阻R11的一端、运算放大器OP4的同相输入端电性连接；运算放大器OP4的输出端与单刀双掷开关S4的输入端电性连接；单刀双掷开关S4的另一个输出端作为输出模块的输出端；所述输入神经元包括两个类型，分别为外界信号输入神经元Vfeel和神经系统信号输入神经元Vneural；每个类型输入神经元的结构、连接组成相同，其中外界信号输入神经元Vfeel的结构由MOS管Q1-Q7组成；MOS管Q1的漏极作为输入端；MOS管Q1的栅极与MOS管Q3漏极、MOS管Q3的栅极电性连接，并作为外界信号输入神经元Vfeel输出端与模式调整单元电性连接；MOS管Q1的源极与一个电容的一端、MOS管Q2的源极电性连接；MOS管Q2的漏极与MOS管Q3的源极电性连接；MOS管Q2的栅极与MOS管Q2的源极、另一个电容的一端、MOS管Q4的栅极、MOS管Q6的栅极电性连接；另一个电容的另一端作为外界信号输入神经元Vfeel的输出端；MOS管Q4的漏极接地；MOS管Q4的源极与MOS管Q6的漏极电性连接；MOS管Q6的源极接地；MOS管Q5的栅极与MOS管Q7的栅极电性连接；MOS管Q5的漏极接地；MOS管Q5的源极作为外界信号输入神经元Vfeel的输出端，且与MOS管Q7的漏极电性连接；MOS管Q7的源极接地；所述模式调整单元包括：与非门U1、同或门U2、或门U3、非门U4、或门U5、与非门U6、非门U7、与门U8、MOS管T1-T5、运算放大器A8、忆阻器和电容；与非门U1、同或门U2、或门U3的两个输入端均分别为外界信号输入神经元Vfeel的输出端和神经系统信号输入神经元Vneural输出端；与非门U1的输出端与非门U4的输入端、或门U5的一个输入端、MOS管T1的栅极电性连接；同或门U2的输出端与或门U5的另一个输入端、MOS管T2的栅极、与非门U6的一个输入端电性连接；或门U3的输出端与与非门U6的另一个输入端、非门U7的输入端电性连接；非门U4的输出端与MOS管T4的栅极电性连接；或门U5的输出端与与门U8的一个输入端电性连接；与非门U6的输出端与MOS管T3的栅极电性连接；非门U7的输出端与与门U8的另一个输入端电性连接；与门U8的输出端通过第一阈值开关与电压信号Vn电性连接；MOS管T1的源极通过第一比较器与比较信号Vreaction连接；MOS管T2的源极通过第二比较器与比较信号Vforget连接；第一比较器的输出端与第二比较器的输出端电性连接，并连接至运算放大器A8的输出端；MOS管T1的漏极与MOS管T3的漏极、忆阻器M1的一端电性连接；忆阻器M1的另一端与MOS管T4的漏极电性连接、MOS管T2的漏极、阈值开关电性连接；MOS管T4的源极与记忆选择单元电性连接；运算放大器A8的同相输入端与电容C5的一端、MOS管T5的漏极电性连接；MOS管T5的栅极通过电阻R8与记忆选择单元电性连接；所述记忆选择单元包括：运算放大器A1-A7、电阻R1-R7忆阻器M2-M3；运算放大器A1的反相输入端与MOS管T4的源极电性连接；运算放大器A1的输出端与电阻R1的一端、电阻R2的一端电性连接；电阻R1的另一端与运算放大器A1的反相输入端连接；电阻R2的另一端与运算放大器A2的反相输入端、电阻R3的一端电性连接；运算放大器A2的输出端与运算放大器A3的同相输入端、电阻R3的另一端电性连接；运算放大器A3的输出端，一路作为记忆选择单元的一个输出端V1、另一路与忆阻器M2的一端电性连接；忆阻器M2的另一端与运算放大器A4的反相输入端、电阻R4的一端电性连接；电阻R4的另一端与运算放大器A4的输出端、电阻R5的一端电性连接；电阻R5的另一端与运算放大器A5的反相输入端、电阻R6的一端电性连接；电阻R6的另一端与运算放大器A5的输出端、运算放大器A6的同相输入端电性连接；运算放大器A6的输出端通过第二阈值开关与外界信号输入神经元Vfeel的输出端电性连接；记忆选择单元的另一个输出端V2与忆阻器M3的一端电性连接；忆阻器M3的另一端与运算放大器A7的同相输入端电性连接；运算放大器A7的反相输入端与电阻R7的一端、电阻R8的另一端电性连接；电阻R7的另一端接地；所述输出神经元包括：单刀双掷开关S1-S2、运算放大器OP1-OP2、忆阻器M4-M6；记忆选择单元的输出端V1、V2分别通过忆阻器M4、M5后，形成一路信号；该路信号与单刀双掷开关S1的输入端电性连接；单刀双掷开关S1的一个输出端与单刀双掷开关S2的另一个输出端电性连接；单刀双掷开关S1的另一个输出端与运算放大器OP1的反相输入端电性连接；运算放大器OP1的输出端通过忆阻器M6与运算放大器OP2的同相输入端电性连接；运算放大器OP2的输出端与单刀双掷开关S2的输入端电性连接；单刀双掷开关S2的另一个输出端作为输出神经元的输出。

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