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申请/专利权人：国硅集成电路技术(无锡)有限公司

摘要：本申请公开了一种氮化镓功率器件栅驱动电路，属于高压功率集成电路技术领域。所述电路包括：依次相连的窄脉冲产生电路、高压电平移位电路、动态非对称状态产生电路、共模屏蔽逻辑、RS触发器和缓冲级；所述高压电平移位电路中还包括锁存器，所述动态非对称状态产生电路用于动态改变所述锁存器在电源电压瞬变时的平衡点，所述锁存器在所述平衡点改变时偏移向上一稳定状态，以控制所述氮化镓功率器件栅驱动电路的输出信号保持不变。本申请可以在降低传输延时的同时提高芯片的抗噪声干扰能力。

主权项：1.一种氮化镓功率器件栅驱动电路，其特征在于，所述氮化镓功率器件栅驱动电路包括：窄脉冲产生电路、高压电平移位电路、动态非对称状态产生电路、共模屏蔽逻辑、RS触发器和缓冲级；所述窄脉冲产生电路的输入端作为所述氮化镓功率器件栅驱动电路的输入端，所述窄脉冲产生电路的第一输出端与所述高压电平移位电路的第一输入端相连，所述窄脉冲产生电路的第二输出端与所述高压电平移位电路的第二输入端相连，所述窄脉冲产生电路的电源端与低压侧电源相连，所述窄脉冲产生电路的逻辑地端与芯片地相连；所述高压电平移位电路的第一输出端分别与所述动态非对称状态产生电路的第一输出端以及所述共模屏蔽逻辑的第一输入端相连，所述高压电平移位电路的第二输出端分别与所述动态非对称状态产生电路的第二输出端以及所述共模屏蔽逻辑的第二输入端相连；所述共模屏蔽逻辑的第一输出端与所述RS触发器的复位输入端相连，所述共模屏蔽逻辑的第二输出端与所述RS触发器的置位输入端相连；所述RS触发器的同相输出端分别与所述缓冲级的输入端和所述动态非对称状态产生电路的第一输入端相连；所述RS触发器的反相输出端与所述动态非对称状态产生电路的第二输入端相连；所述缓冲级的输出端作为所述氮化镓功率器件栅驱动电路的输出端；所述共模屏蔽逻辑、所述RS触发器和所述缓冲级的电源端分别与高压侧电源相连，所述共模屏蔽逻辑、所述RS触发器和所述缓冲级的逻辑地分别与高压区浮动地相连；所述高压电平移位电路中还包括锁存器，所述动态非对称状态产生电路用于动态改变所述锁存器在电源电压瞬变时的平衡点，所述锁存器在所述平衡点改变时偏移向上一稳定状态，以控制所述氮化镓功率器件栅驱动电路的输出信号保持不变；所述高压电平移位电路包括：第一开关、第二开关、第一二极管、第二二极管和锁存器，所述锁存器包括第一PMOS管和第二PMOS管；所述第一开关的栅极作为所述高压电平移位电路的第一输入端，所述第二开关的栅极作为所述高压电平移位电路的第二输入端；所述第一开关和所述第二开关的源极和衬底均接地；所述第一开关的漏极、所述第二二极管的负极、所述第一PMOS管的漏极和所述第二PMOS管的栅极互连后作为所述高压电平移位电路的第一输出端；所述第二开关的漏极、所述第一二极管的负极、所述第二PMOS管的漏极和所述第一PMOS管的栅极互连后作为所述高压电平移位电路的第二输出端；所述第一PMOS管和所述第二PMOS管的源极分别与所述高压侧电源相连；所述第一二极管和所述第二二极管的正极分别与所述高压区浮动地相连；所述动态非对称状态产生电路包括：第一NMOS管和第二NMOS管；所述第一NMOS管的源极和所述第二NMOS管的源极互连后与所述高压区浮动地相连；所述第一NMOS管的漏极作为所述动态非对称状态产生电路的第一输出端；所述第二NMOS管的漏极作为所述动态非对称状态产生电路的第二输出端；所述第一NMOS管的栅极作为所述动态非对称状态产生电路的第一输入端；所述第二NMOS管的栅极作为所述动态非对称状态产生电路的第二输入端；所述共模屏蔽逻辑包括：第一反相器、第二反相器、第一与非门、第二与非门和第三与非门；所述第一反相器的输入端作为所述共模屏蔽逻辑的第二输入端，所述第二反相器的输入端作为所述共模屏蔽逻辑的第一输入端；所述第一反相器的输出端分别与所述第一与非门的第一输入端和所述第二与非门的第一输入端相连；所述第二反相器的输出端分别与所述第一与非门的第二输入端和所述第三与非门的第一输入端相连；所述第一与非门的输出端分别与所述第二与非门的第二输入端和所述第三与非门的第二输入端相连；所述第二与非门的输出端作为所述共模屏蔽逻辑的第一输出端，所述第三与非门的输出端作为所述共模屏蔽逻辑的第二输出端。

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