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申请/专利权人：广东汇智精密制造有限公司

摘要：本发明涉及智能功率模块技术领域，提供了一种欠压保护的智能功率模块，应用于HVIC芯片，包括信号输入端、VREG发生电路、RC滤波电路、多个施密特触发器、多个低通滤波器、电平转换电路、供电欠压保护电路、ITRIP保护电路、故障逻辑控制电路、自举电路、VB欠压保护电路、与门、死区电路、互锁电路、脉冲电路、延时电路、高压区驱动电路、故障输出电路以及信号输出端；供电欠压保护电路的输出端连接与门的第一输入端，VB欠压保护电路的输出端连接与门的第二输入端。本发明的稳定性好，安全性和可靠性高。

主权项：1.一种欠压保护的智能功率模块，应用于HVIC芯片，其特征在于，包括：信号输入端、VREG发生电路、RC滤波电路、多个施密特触发器、多个低通滤波器、多个电平转换电路、供电欠压保护电路、ITRIP保护电路、故障逻辑控制电路、自举电路、VB欠压保护电路、与门、死区电路、互锁电路、脉冲电路、延时电路、高压区驱动电路、故障输出电路以及信号输出端；所述信号输入端依次电连接所述RC滤波电路、所述多个施密特触发器、所述多个低通滤波器、所述多个电平转换电路、所述死区电路、所述互锁电路、所述延时电路和所述脉冲电路、所述高压区驱动电路及所述信号输出端；所述VREG发生电路用于连接供电电压，所述供电电压还分别连接至所述供电欠压保护电路的输入端和所述自举电路的输入端，所述自举电路的输出端分别连接所述VB欠压保护电路的输入端和所述高压区驱动电路的输入端，所述供电欠压保护电路的输出端连接所述与门的第一输入端，所述VB欠压保护电路的输出端连接所述与门的第二输入端，所述与门的输出端连接至所述故障逻辑控制电路的输入端，所述ITRIP保护电路的输入端用于连接ITRIP端口，所述ITRIP保护电路的输出端连接至所述故障逻辑控制电路的输入端，所述故障逻辑控制电路的输出端分别连接所述故障输出电路及所述脉冲电路；所述VB欠压保护电路包括：第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第一比较器以及第一MOS管；所述第一电阻的第一端用于连接VB端口，所述第一电阻的第二端分别连接所述第二电阻的第一端和所述第一比较器的正输入端，所述第二电阻的第二端接地；所述第三电阻的第一端用于连接VREF端口，所述第三电阻的第二端分别连接所述第四电阻的第一端和所述第一比较器的负输入端，所述第四电阻的第二端分别连接所述第五电阻的第一端和所述第一MOS管的漏极，所述第五电阻的第二端与所述第一MOS管的源极连接并接地，所述第一MOS管的栅极分别连接所述第一比较器的输出端和所述第六电阻的第一端，所述第六电阻的第二端用于连接所述VB端口，所述第一比较器的输出端连接至所述与门的第一输入端；所述供电欠压保护电路包括：第七电阻、第八电阻、第九电阻、第十电阻、第十一电阻、第十二电阻、第二比较器以及第二MOS管；所述第七电阻的第一端用于连接所述供电电压，所述第七电阻的第二端分别连接所述第八电阻的第一端和所述第二比较器的正输入端，所述第八电阻的第二端接地；所述第九电阻的第一端用于连接VREF端口，所述第九电阻的第二端分别连接所述第十电阻的第一端和所述第二比较器的负输入端，所述第十电阻的第二端分别连接所述第十一电阻的第一端和所述第二MOS管的漏极，所述第十一电阻的第二端与所述第二MOS管的源极连接并接地，所述第二MOS管的栅极分别连接所述第二比较器的输出端和所述第十二电阻的第一端，所述第十二电阻的第二端用于连接所述供电电压，所述第二比较器的输出端连接至所述与门的第二输入端；所述自举电路包括：第十三电阻、第一二极管、第二二极管以及第三二极管；所述第十三电阻的第一端连接所述供电电压，所述第十三电阻的第二端分别连接所述第一二极管的正极、第二二极管的正极和第三二极管的正极，所述第一二极管的负极用于连接所述HVIC芯片的VB1端口，所述第二二极管的负极用于连接所述HVIC芯片的VB2端口，所述第三二极管的负极用于连接所述HVIC芯片的VB3端口；所述欠压保护的智能功率模块还包括：高侧驱动电路、低侧驱动电路、电容以及桥臂电路；所述高侧驱动电路的输入端连接所述自举电路的输出端，所述高侧驱动电路的输出端分别连接所述电容的两端以及所述桥臂电路的第一输入端，所述低侧驱动电路的输入端用于接入低侧驱动信号，所述低侧驱动电路的输出端连接所述桥臂电路的第二输入端，所述桥臂电路的输出端连接所述VB欠压保护电路的输入端；所述ITRIP保护电路包括：第十四电阻、第十五电阻、第十六电阻、第三MOS管以及第三比较器；所述第十四电阻的第一端用于连接VREF端口，所述第十四电阻的第二端分别连接所述第十五电阻的第一端和所述第三比较器的负输入端，所述第十五电阻的第二端分别连接所述第十六电阻的第一端和所述第三MOS管的漏极，所述第十六电阻的第二端与所述第三MOS管的源极连接并接地，所述第三比较器的正输入端用于连接所述ITRIP端口，所述第三比较器的输出端和所述第三MOS管的栅极均连接至所述故障逻辑控制电路的输入端。

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