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申请/专利权人：华南理工大学

摘要：本发明公开了应用于高精度ΣΔ调制器的高线性度栅压自举开关电路，涉及集成电路，针对现有技术中采样线性度不足的问题提出本方案。利用对称设置且反相导通的N型自举开关通路和P型自举开关通路分别进行信号采样。其中N型自举开关通路和P型自举开关通路分别设有对应虚拟开关管，利用虚拟开关管的时钟馈通效应将采样开关管所产生的时钟馈通效应反向补偿，抑制了时钟馈通效应对ΣΔ调制器性能的影响。同时还配置电荷注入效应、并联等效导通电阻，进一步改善器件性能。最终有效提升器件整体输出的采样线性度。

主权项：1.应用于高精度ΣΔ调制器的高线性度栅压自举开关电路，其特征在于，包括：对称设置且反相导通的N型自举开关通路和P型自举开关通路；所述N型自举开关通路设有NMOS自举开关模块和NMOS自举开关补充模块；所述NMOS自举开关模块用于对输入信号进行线性采样后对后级电路进行输出；所述NMOS自举开关补充模块通过内置的一虚拟开关管产生的时钟馈通效应将所述NMOS自举开关模块产生的的时钟馈通效应进行反向补偿；所述P型自举开关通路设有PMOS自举开关模块和PMOS自举开关补充模块；所述PMOS自举开关模块用于对输入信号进行线性采样后对后级电路进行输出；所述PMOS自举开关补充模块通过内置的另一虚拟开关管产生的时钟馈通效应将所述PMOS自举开关模块产生的的时钟馈通效应进行反向补偿；所述NMOS自举开关模块具体结构为：第一NMOS管MN01源极连接第一电容C1上极板，第一NMOS管MN01漏极连接VDD，第一NMOS管MN01栅极连接第二电容C2上极板；第二NMOS管MN02源极连接第二电容C2上极板，第二NMOS管MN02漏极连接VDD，第二NMOS管MN02栅极连接第一电容C1上极板；第三NMOS管MN03源极连接第三电容C3上极板，第三NMOS管MN03漏极连接VDD，第三NMOS管MN03栅极连接第一电容C1上极板；第四NMOS管MN04源极连接第五NMOS管MN05漏极，第四NMOS管MN04漏极连接分别连接第十五PMOS管MP15漏极、第八NMOS管MN08栅极、第九NMOS管MN09栅极、以及第十NMOS管MN10栅极，第四NMOS管MN04栅极连接VDD；第五NMOS管MN05源极连接GND，第五NMOS管MN05栅极连接反相时钟信号CLKB；第六NMOS管MN06源极连接GND，第六NMOS管MN06漏极连接第三电容C3下极板，第六NMOS管MN06栅极连接反相时钟信号CLKB；第七NMOS管MN07源极连接第三电容C3下极板，第七NMOS管MN07漏极分别连接第十四PMOS管MP14漏极、第八NMOS管MN08漏极以及第十五PMOS管MP15栅极，第七NMOS管MN07栅极连接同相时钟信号CLKA；第八NMOS管MN08源极连接第三电容C3下极板；第九NMOS管MN09源极连接第三电容C3下极板，第九NMOS管MN09漏极连接IN；第十NMOS管MN10源极连接IN，第十NMOS管MN10漏极连接OUT；第十四PMOS管MP14源极连接VDD，第十四PMOS管MP14栅极连接同相时钟信号CLKA；第十五PMOS管MP15源极连接第三电容C3上极板；第一电容C1下极板连接反相时钟信号CLKB；第二电容C2下极板连接第一反相器U1输出端，第一反相器U1输入端连接反相时钟信号CLKB；其中，所述第十NMOS管MN10为采样开关管；所述NMOS自举开关补充模块具体结构为：第十一NMOS管MN11源极连接VDD，第十一NMOS管MN11漏极连接OUT，第十一NMOS管MN11栅极分别连接第十二NMOS管MN12漏极以及第十三NMOS管MN13源极；第十二NMOS管MN12源极连接GND，第十二NMOS管MN12栅极连接同相时钟信号CLKA；第十三NMOS管MN13漏极连接IN，第十三NMOS管MN13栅极连接反相时钟信号CLKB；其中，所述第十一NMOS管MN11为虚拟开关管；所述PMOS自举开关模块具体结构为：第一PMOS管MP01源极连接第四电容C4下极板，第一PMOS管MP01漏极连接GND，第一PMOS管MP01栅极连接第五电容C5下极板；第二PMOS管MP02源极连接第五电容C5下极板，第二PMOS管MP02漏极连接GND，第二PMOS管MP02栅极连接第四电容C4下极板；第三PMOS管MP03源极连接第六电容C6下极板，第三PMOS管MP03漏极连接GND，第三PMOS管MP03栅极连接第四电容C4下极板；第四PMOS管MP04源极连接第五PMOS管MP05漏极，第四PMOS管MP04漏极连接分别连接第十五NMOS管MN15漏极、第八PMOS管MP08栅极、第九PMOS管MP09栅极、以及第十PMOS管MP10栅极，第四PMOS管MP04栅极连接GND；第五PMOS管MP05源极连接VDD，第五PMOS管MP05栅极连接同相时钟信号CLKA；第六PMOS管MP06源极连接VDD，第六PMOS管MP06漏极连接第六电容C6上极板，第六PMOS管MP06栅极连接同相时钟信号CLKA；第七PMOS管MP07源极连接第六电容C6上极板，第七PMOS管MP07漏极分别连接第十四NMOS管MN14漏极、第八PMOS管MP08漏极以及第十五NMOS管MN15栅极，第七PMOS管MP07栅极连接反相时钟信号CLKB；第八PMOS管MP08源极连接第六电容C6上极板；第九PMOS管MP09源极连接第六电容C6上极板，第九PMOS管MP09漏极连接IN；第十PMOS管MP10源极连接IN，第十PMOS管MP10漏极连接OUT；第十四NMOS管MN14源极连接GND，第十四NMOS管MN14栅极连接反相时钟信号CLKB；第十五NMOS管MN15源极连接第六电容C6下极板；第四电容C4上极板连接同相时钟信号CLKA；第五电容C5上极板连接第二反相器U2输出端，第二反相器U2输入端连接同相时钟信号CLKA；其中，所述第十PMOS管MP10为采样开关管；所述PMOS自举开关补充模块具体结构为：第十一PMOS管MP11源极连接GND，第十一PMOS管MP11漏极连接OUT，第十一PMOS管MP11栅极分别连接第十二PMOS管MP12漏极以及第十三PMOS管MP13源极；第十二PMOS管MP12源极连接IN，第十二PMOS管MP12栅极连接同相时钟信号CLKA；第十三PMOS管MP13漏极连接VDD，第十三PMOS管MP13栅极连接反相时钟信号CLKB；其中，所述第十一PMOS管MP11为虚拟开关管。

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