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申请/专利权人：辉芒微电子(深圳)股份有限公司

摘要：一种数字鉴相器以及数字延迟锁相环，数字鉴相器对输入、输出时钟相互采样，产生两个初始相位关系信号；然后对两个初始相位关系信号独立进行计数，并在计数时间持续了多个计数周期时比较两个计数结果，产生两个相位关系标志信号；再对两个相位关系标志信号进行计数产生两个计数结果，在两个计数结果中的某个率先到达N时确定所需要输出的1比特的全局相位鉴相结果的数值；如此，当处于亚稳态区间时，通过对D触发器决断时间后不确定的值多次统计，输出在概率上较大的结果，可以明显减少传统鉴相器方案存在的器件亚稳态现象导致锁相过早或过晚的现象，此外也避免了输出时钟可能产生的毛刺导致的相位关系不明确问题，增加了鉴相的准确性。

主权项：1.一种数字鉴相器，其特征在于，包括：相位关系产生单元1，用于接收输入时钟clk_in和数字控制延迟链输出的输出时钟clk_out，对所述输入时钟clk_in和输出时钟clk_out相互采样，产生代表所述输出时钟clk_out相对所述输入时钟clk_in的是否超前的第一初始相位关系信号clk_out_leading以及是否滞后的第二初始相位关系信号clk_out_lagging；相位关系计数单元2，用于对所述第一初始相位关系信号clk_out_leading进行计数产生第一计数结果cnt_sampl_lead，以及对所述第二初始相位关系信号clk_out_lagging进行计数产生第二计数结果cnt_sampl_lagg；相位结果产生单元3，用于比较在计数时间持续了多个计数周期时的所述第一计数结果cnt_sampl_lead和所述第二计数结果cnt_sampl_lagg，产生代表所述输出时钟clk_out相对所述输入时钟clk_in的是否超前的第一相位关系标志信号result_lead以及是否滞后的第二相位关系标志信号result_lagg；相位结果计数单元4，用于对所述第一相位关系标志信号result_lead进行计数产生第三计数结果cnt_result_lead，以及对所述第二相位关系标志信号result_lagg进行计数产生第四计数结果cnt_result_lagg；相位结果输出单元5，用于根据率先到达N的是第三计数结果cnt_result_lead或是第四计数结果cnt_result_lagg来确定所需要输出的1比特的全局相位鉴相结果pd_out的数值，N为正整数。

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