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申请/专利权人：格兰菲智能科技股份有限公司
摘要：本发明涉及一种测试性设计片上时钟控制器电路。包括：多路复用器，多路复用器的第一输入端用于接收自由时钟信号；多路复用器的第一输出端与多路复用器的第一输入端相连接；多路复用器的第二输入端用于接收可测试性设计时钟信号；多路复用器的第二输出端与多路复用器的第二输入端相连接；锁相环，锁相环的输入端与多路复用器的第一输出端相连接；片上时钟控制器，片上时钟控制器的第一输入端与锁相环的输出端相连接；片上时钟控制器的第二输入端与多路复用器的第一输出端相连接；片上时钟控制器的第三输入端与多路复用器的第二输出端相连接。本发明可以避免C39违规或捕获阶段无脉冲而导致的测试pattern仿真失败的问题。
主权项：1.一种测试性设计片上时钟控制器电路，其特征在于，包括：多路复用器，包括第一输入端、第二输入端、第一输出端及第二输出端；所述多路复用器的第一输入端用于接收自由时钟信号；所述多路复用器的第一输出端与所述多路复用器的第一输入端相连接；所述多路复用器的第二输入端用于接收可测试性设计时钟信号；所述多路复用器的第二输出端与所述多路复用器的第二输入端相连接；锁相环，包括输入端及输出端；所述锁相环的输入端与所述多路复用器的第一输出端相连接；片上时钟控制器，包括第一输入端、第二输入端、第三输入端及输出端；所述片上时钟控制器的第一输入端与所述锁相环的输出端相连接；所述片上时钟控制器的第二输入端与所述多路复用器的第一输出端相连接；所述片上时钟控制器的第三输入端与所述多路复用器的第二输出端相连接。
全文数据：
权利要求：
百度查询： 格兰菲智能科技股份有限公司 测试性设计片上时钟控制器电路
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