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申请/专利权人：成都电科星拓科技有限公司
摘要：本发明公开了一种全数字锁相环电路。为提升ADPLL的输出时钟性能，本发明的全数字锁相环电路包括TDC、计数器和相位计算模块，以及异或倍频器，接收参考时钟并将参考时钟输入延迟单元获得第一时钟，将第一时钟和参考时钟输入异或门以执行异或逻辑运算，输出第二时钟；占空比校正模块，接收第二时钟并通过DTC调整第二时钟中上升沿之间的延迟，输出二倍频时钟至TDC和计数器，其中，所述占空比校正模块包括所述DTC；占空比参数计算模块，接收相位计算模块输出的相位误差信号，输出DTC码值至所述占空比校正模块，所述DTC码值用于DTC调整第二时钟中上升沿之间的延迟。本发明不仅提升了输出时钟性能，且芯片面积成本低、功耗低。
主权项：1.一种全数字锁相环电路，包括TDC、计数器和相位计算模块，其特征在于，所述全数字锁相环电路还包括：异或倍频器，接收参考时钟并将参考时钟输入延迟单元获得第一时钟，将第一时钟和参考时钟输入异或门以执行异或逻辑运算，输出第二时钟；占空比校正模块，接收第二时钟并通过DTC调整第二时钟中上升沿之间的延迟，输出二倍频时钟至TDC和计数器，其中，所述占空比校正模块包括所述DTC；占空比参数计算模块，接收相位计算模块输出的相位误差信号，输出DTC码值至所述占空比校正模块，所述DTC码值用于DTC调整第二时钟中上升沿之间的延迟；所述占空比校正模块，还接收模板序列；所述DTC码值和所述模板序列相乘后，获得的乘积作为DTC的第一输入；所述第二时钟作为DTC的第二输入；所述DTC输出所述二倍频时钟；所述第二时钟中的上升沿被划分为第一分组上升沿和第二分组上升沿，第一分组上升沿中的上升沿和第二分组上升沿中的上升沿依次交替出现；所述模板序列是通过识别第二时钟中的第一分组上升沿和第二分组上升沿而获得的数值序列。
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权利要求：
百度查询： 成都电科星拓科技有限公司 全数字锁相环电路
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