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申请/专利权人：深圳市九天睿芯科技有限公司
摘要：本申请公开一种基于输入数据稀疏性的存算一体模块、芯片和电子设备，存算一体模块中，权重参数存储阵列用于存储权重参数；比特乘法器用于接收权重读取使能信号和输入特征数据，在权重读取使能信号使能时，根据权重读取使能信号选择权重参数存储阵列中的权重参数，并将输入特征数据的比特位与选择的权重参数相乘；存储读出电路用于在输入特征数据的比特位为1时，将乘积读出至逻辑运算单元，在输入特征数据的比特位为0时，不执行读出操作；逻辑运算单元用于在输入特征数据的比特位为1时，累加存储读出电路读出的乘积，以实现将输入特征数据和权重参数进行乘累加。本申请能够降低大量并发数据读取的功耗，降低数据输出量与数据传输带宽的要求。
主权项：1.一种基于输入数据稀疏性的存算一体模块，其特征在于，所述存算一体模块包括：权重参数存储阵列、比特乘法器、存储读出电路和逻辑运算单元；所述权重参数存储阵列用于存储权重参数；所述比特乘法器用于接收权重读取使能信号和输入特征数据，在所述权重读取使能信号使能时，根据所述权重读取使能信号选择所述权重参数存储阵列中的权重参数，并将所述输入特征数据的比特位与选择的权重参数相乘；所述存储读出电路用于在所述输入特征数据的比特位为1时，将所述相乘的乘积读出至所述逻辑运算单元，在所述输入特征数据的比特位为0时，不执行读出操作；所述逻辑运算单元用于在所述输入特征数据的比特位为1时，累加所述存储读出电路读出的乘积，以实现将所述输入特征数据和所述权重参数进行乘累加。
全文数据：
权利要求：
百度查询： 深圳市九天睿芯科技有限公司 基于输入数据稀疏性的存算一体模块、芯片和电子设备
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