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龙图腾网恭喜上海晟联科半导体有限公司申请的专利基于时钟边沿对齐的并串转换电路及方法获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN119315998B 。

龙图腾网通过国家知识产权局官网在2025-04-04发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202411833296.5，技术领域涉及：H03M9/00；该发明授权基于时钟边沿对齐的并串转换电路及方法是由程子川;宋欣宁;邱瑞恒设计研发完成，并于2024-12-13向国家知识产权局提交的专利申请。

本基于时钟边沿对齐的并串转换电路及方法在说明书摘要公布了：本发明提供一种基于时钟边沿对齐的并串转换电路及方法，其中电路包括：时钟跳跃延迟电路，用于对模拟电路的输入信号进行相位延迟，分频模块用于将相位延迟后的信号进行分频处理，以及用于将输入信号直接分频处理后发送至数字电路；时钟同步检测电路，用于对相位延迟及分频处理后的信号和数字电路输出的信号进行同步检测；逻辑控制模块，用于根据同步检测的结果向时钟跳跃延迟电路发送控制信号；时钟跳跃延迟电路根据控制信号调整模拟时钟的相位，直至同步检测结果一致，完成模拟电路和数字电路的时钟边沿对齐；根据时钟边沿对齐后的模拟电路和数字电路进行数据并串转换。利用上述发明能够自动实现时钟对齐。

本发明授权基于时钟边沿对齐的并串转换电路及方法在权利要求书中公布了：1.一种基于时钟边沿对齐的并串转换电路，其特征在于，包括：模拟电路和数字电路；其中，所述模拟电路包括基于时钟沿跳跃的时钟跳跃延迟电路、分频模块和基于3相位的时钟同步检测电路，所述数字电路包括逻辑控制模块；所述时钟跳跃延迟电路用于对所述模拟电路的输入信号进行相位延迟；所述分频模块用于将相位延迟后的信号进行分频处理后，发送至所述时钟同步检测电路，以及用于将所述输入信号直接分频处理后发送至所述数字电路；所述时钟同步检测电路，用于对相位延迟及分频处理后的信号和所述输入信号直接分频处理后并经所述数字电路延迟输出的信号ckl_div_d2a进行同步检测；所述逻辑控制模块，用于根据所述同步检测的结果向所述时钟跳跃延迟电路发送控制信号；所述时钟跳跃延迟电路根据所述控制信号调整所述输入信号的相位，直至所述同步检测结果一致，完成所述模拟电路和所述数字电路的时钟边沿对齐；所述时钟跳跃延迟电路，包括：时钟沿跳跃分频模块、时钟沿跳跃触发器、与运算模块、或运算模块；其中，所述时钟跳跃分频模块对所述输入信号进行至少4分频，得到第一时钟信号；所述第一时钟信号通过所述时钟跳跃触发器延迟一个周期后，取反得到第二时钟信号；所述第一时钟信号、所述第二时钟信号和所述控制信号通过所述与运算模块相与，得到第三时钟信号；当所述控制信号为高电平时，所述第三时钟信号与所述输入信号通过所述或运算模块进行相或，得到所述相位延迟后的信号；根据时钟边沿对齐后的模拟电路和数字电路进行数据并串转换。

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