申请/专利权人：深圳智微电子科技有限公司

申请日：2023-05-16

公开（公告）日：2023-08-15

公开（公告）号：CN116594592A

主分类号：G06F7/58

分类号：G06F7/58;G06F9/30

优先权：

专利状态码：在审-实质审查的生效

法律状态：2023.09.15#实质审查的生效;2023.08.15#公开

摘要：本发明属于DFT设计的EDT压缩领域，具体涉及一种EDTdecompressor的反馈寄存器网络、EDTdecompressor模块及EDT系统。本发明通过伽罗瓦型LFSR与相应的运算逻辑，对edtupdate逻辑的物理位置进行了调整，在保证LFSR寄存器网络能够实现产生伪随机数功能的同时，将与edt_update信号相关的update逻辑放置在了LFSR寄存器之后，也即放置于LFSR寄存器与锁存器阵列之间，通过或非逻辑直接输入对应的锁存器，因此能够避免将update逻辑和LFSM相关的组合逻辑混合于LFSR寄存器之前，使寄存器需要处理的相应运算与update逻辑无关，由此可以减小LFSR寄存器的数据路径延时，降低后端时序收敛的难度。

主权项：1.一种EDTdecompressor的反馈寄存器网络，包括寄存器阵列，所述寄存器阵列包括若干个寄存器，其特征在于，还包括与各个寄存器对应的或非门逻辑元件；奇数位次寄存器D输入端的输入信号为edt_channel的输入信号和最后一级寄存器的反馈输出信号的异或运算结果；偶数位次寄存器D输入端的输入信号为edt_channel的输入信号、前一级寄存器的输出信号和最后一级寄存器的反馈输出信号的异或运算结果；所述或非门逻辑元件用于分别对各奇数位次寄存器Q输出端的输出信号与edt_update的输入信号进行或非运算，以将运算结果作为锁存器阵列中与各奇数位次寄存器对应的奇数位次锁存器D输入端的输入信号，还用于分别对各偶数位次寄存器Q输出端的输出信号与edt_update的输入信号进行或非运算，以将运算结果作为锁存器阵列中与各偶数位次寄存器对应的偶数位次锁存器D输入端的输入信号。

全文数据：

权利要求：

百度查询： 深圳智微电子科技有限公司 一种EDT decompressor的反馈寄存器网络、EDT decompressor模块及EDT系统

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