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申请/专利权人：合肥工业大学

摘要：本发明公开了一种基于FPGAs的八边双环高吞吐率的TRNG电路及工作方法，该电路包括熵源电路、采样电路、后处理电路；其中，熵源电路由四个子结构组成，任意第i个子结构包含一个外环和一个内环；采样电路由四个D触发器组成；后处理电路由三个异或门组成，并分为两级。本发明能极大程度减少硬件资源开销，同时实现高吞吐率，并保证结构的鲁棒性，从而能用于认证协议和密钥生成等应用领域。

主权项：1.一种基于FPGAs的八边双环高吞吐率的TRNG电路，其特征在于，包括：熵源电路、采样电路、后处理电路；所述熵源电路由四个完全相同的子结构组成；任意第i个子结构由一个内环和一个外环组成，其中，任意第i个子结构的内环由三个单输入反相器和一个双输入异或门组成，任意第i个子结构的外环由两个单输入反相器和一个双输入与非门组成，i∈[1,4]；第i个子结构的外环中第1个单输入反相器的输出端rout1_i与第2个单输入反相器的输入端roin2_i相连；第2个单输入反相器的输出端rout2_i与双输入与非门的数据输入端NAND相连；双输入与非门的输出端NOUT作为第一个单输入反相器的输入端roin1_i，双输入与非门的使能输入端EN连接外部使能信号EN；以第2个单输入反相器的输出端rout2_i作为第i个子结构的外环的输出端，并连接到第i个子结构的内环；第i个子结构的内环中第1个单输入反相器的输出端ROUT1_i与第2个单输入反相器的输入端ROIN2_i相连；第2个单输入反相器的输出端ROUT2_i与第3个单输入反相器的输入端ROIN3_i相连；第3个单输入反相器的输出端ROUT3_i与双输入异或门的内环输入端XOR_1_i相连；双输入异或门的外环输入端XOR_2_i与外环的第2个单输入反相器的输出端rout2_i相连；双输入异或门的输出端与第1个单输入反相器的输入端ROIN1_i相连；以所述第i个子结构的内环中第2个单输入反相器的输出端ROUT2_i作为第i个子结构的熵源输出端OUT_i；每个子结构之间是由单输入单输出缓冲器进行连接，对于所述任意一个单输入缓冲器包含一个输入端BIN和一个输出端BOUT；其中，输入端BIN与第i个子结构内环的第一个单输入反相器的输出端ROUT1_i相连，输出端BOUT与第i+1个子结构内环的双输入异或门的内环输入端XOR_1_i+1相连，以构成八边形环；所述采样电路由四个D触发器构成，任意第i个D触发器包括：一个数据输入端D_i，时钟输入端CLK_i和数据输出端Q_i；其中，第i个D触发器的数据输入端D_i与第i个子结构的熵源输出端OUT_i相连；第i个D触发器的时钟输入端CLK_i接收外部IP核的输出信号；第i个D触发器的数据输出端Q_i与后处理电路中第一级异或门的输入端相连；所述后处理电路由三个两输入异或门构成，并分为两级，第一级由两个两输入异或门组成，第二级由一个两输入异或门组成；所述第一级中第一个两输入异或门的输入端分别连接采样电路中第1个D触发器的数据输出端Q_1、第2个D触发器的数据输出端Q_2；所述第一级中第二个两输入异或门的输入端分别连接采样电路中第3个D触发器的数据输出端Q_3、第4个D触发器的数据输出端Q_4；所述第二级中两输入异或门的输入端分别连接第一级中第一个两输入异或门的输出端XOR_OUT_1，第二个两输入异或门的输出端XOR_OUT_2，所述第二级中两输入异或门的输出端作为TRNG电路的输出端TRNG_OUT。

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百度查询： 合肥工业大学 基于FPGAs的八边双环高吞吐率的TRNG电路及工作方法