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申请/专利权人：南京大学

摘要：本发明公开了一种用于EDA软件的数字VLSI设计共架构算法。在给定两个数字VLSI电路网表中，选择一个电路作为“参考网表”，另一个电路为“目标网表”，对其构建与网表结构相同的图。之后算法会先分析其中一个图中每个点的连接关系，并进行匹配。最终根据匹配的点，生成共架构后的电路。本专利提出了一种启发式算法，能在多项式时间内快速找到足够多的两个设计的网表中相同的部分。

主权项：1.一种用于EDA软件的数字VLSI设计共架构算法，其特征在于，包括以下步骤：给定两个数字VLSI电路网表，选择一个电路作为“参考网表”ReferenceNetlist，另一个电路为“目标网表”TargetNetlist，对其构建与网表结构相同的图，分别为Gref与Gtar；S1：对Gref进行“patterntable”的构建，并将Gref中所有的点标记上“patternindex”；S2：对Gtar参照patterntable进行所有点的patternindex匹配；S3：进行点的配对，此段流程对Gref与Gtar中每个点进行具体匹配；S4：根据匹配的点，生成共架构后的电路；所述步骤S1中，对Gref的处理，包括如下步骤：S1-1：首先将Gref与Gtar中的DFF输入的边截断，则两个图都转变为有向无环图DAG；S1-2：分析Gref的所有点在电路中的连接关系，称为点的模式pattern；所述步骤S3中，对不同区域的匹配可能冲突问题的解决，包括如下步骤：S3-1：找出Gtar中每个点U’按每个可能的patternindexi匹配的时候，向输入方向回溯而覆盖的点对应的standardcell的总面积R称为覆盖面积，构建由[U’，i，R]组成的优先级列表，并将以上的列表元素按覆盖面积从高到低排序；S3-2：在建立了优先级列表后，从列表的首个元素对应的cell与index开始，进行点的匹配；所述步骤S4中，生成共架构后的电路，包括如下步骤：S4-1：对于每一对匹配的点，选择点对应cell的scale大的保留，并按照匹配部分的连接方法生成电路；S4-2：对于每一对匹配的输入端口，加上mux，mux的输入分别连接Gref与Gtar里面对应端口连接的部分，Mux的选择位为模式选择的输入；S4-3：对于每一对匹配的点，找到两个点的输出连接到的所有非匹配成功的点设为{Uk}与{U’k}，将两个点中保留下来的点的输出也连接到{Uk}与{U’k}的对应输入上。

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