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申请/专利权人：芯动微电子科技(武汉)有限公司

摘要：本发明公开了一种基于TSPC的高速鉴频鉴相电路及锁相环。鉴频鉴相电路包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；第一真单相时钟D触发器用于输出UP信号和UPb信号；第二真单相时钟D触发器用于输出DN信号和DNb信号；复位信号产生模块用于根据UPb信号和DNb信号生成第一复位信号R1；延迟模块用于根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制，得到第二复位信号R2输出至第一真单相时钟D触发器和第二真单相时钟D触发器的复位端。本发明能够稳定工作在几兆至几千兆赫兹的频率下，同时具有延迟可调，盲区时间确定等优点。

主权项：1.一种鉴频鉴相电路，其特征在于，包括第一真单相时钟D触发器、第二真单相时钟D触发器、复位信号产生模块和延迟模块；所述第一真单相时钟D触发器的输入端用于接收参考时钟，所述第一真单相时钟D触发器的第一输出端用于输出UP信号，所述第一真单相时钟D触发器的第二输出端用于输出UPb信号；所述第二真单相时钟D触发器的输入端用于接收反馈时钟，所述第二真单相时钟D触发器的第一输出端用于输出DN信号，所述第二真单相时钟D触发器的第二输出端用于输出DNb信号；所述复位信号产生模块用于根据UPb信号和DNb信号，生成第一复位信号R1；所述延迟模块用于将第一复位信号R1进行延迟，得到第二复位信号R2，并将第二复位信号R2分别输出至所述第一真单相时钟D触发器的复位端和所述第二真单相时钟D触发器的复位端；所述延迟模块还用于接收延迟控制信号，以及根据延迟控制信号，对将第一复位信号R1进行延迟的时长进行控制；所述第一真单相时钟D触发器包括触发模块，所述触发模块包括第一级支路、第二级支路和第三级支路；所述第一级支路包括PMOS管PM0、PMOS管PM1和NMOS管NM0，所述第二级支路包括PMOS管PM2、NMOS管NM2和NMOS管NM1，所述第三级支路包括PMOS管PM3和NMOS管NM3；PM0的源极用于连接电源，PM0的漏极连接PM1的源极，PM1的漏极连接NM0的漏极，NM0的源极用于接地；PM2的源极用于连接电源，PM2的漏极连接NM2的漏极，NM2的源极连接NM1的漏极，NM1的源极用于接地；PM3的源极用于连接电源，PM3的漏极连接NM3的漏极，NM3的源极用于接地；PM0的栅极连接所述第一真单相时钟D触发器的输入端，PM1的栅极和NM0的栅极连接所述真单相时钟D触发器的复位端；PM2的栅极和NM1的栅极连接PM1的漏极和NM0的漏极，NM2的栅极连接PM0的栅极；PM3的栅极和NM3的栅极连接PM2的漏极和NM2的漏极以及所述第一真单相时钟D触发器的第二输出端，PM3的漏极和NM3的漏极连接所述第一真单相时钟D触发器的的第一输出端。

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