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申请/专利权人：中国人民解放军国防科技大学
申请日：2023-11-30
公开（公告）日：2024-03-01
公开（公告）号：CN117634382A
主分类号：G06F30/343
分类号：G06F30/343;G06F30/34
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.03.19#实质审查的生效;2024.03.01#公开
摘要：本发明公开了一种用于大规模FPGA平台的多时钟域精准停顿与恢复电路及方法，本发明的电路包括数字时钟管理模块、全局门控时钟、触发时间戳计数器、门控时钟控制逻辑、控制与状态寄存器、N个门控时钟及其分频控制器及用户逻辑模块，全局时钟信号gclk经过数字时钟管理模块后一路输入触发时间戳计数器，另一路输入全局门控时钟后再输入到用户逻辑模块以及N个门控时钟；全局门控时钟与门控时钟控制逻辑相连，门控时钟控制逻辑用于基于控制与状态寄存器控制全局门控时钟的使能状态。本发明旨在针对现有多FPGA复杂条件下的同步断点触发与精准现场恢复技术问题，实现多块FPGA的所有时钟在同一时刻的精准停顿与恢复。
主权项：1.一种用于大规模FPGA平台的多时钟域精准停顿与恢复电路，其特征在于，包括数字时钟管理模块、全局门控时钟、触发时间戳计数器、门控时钟控制逻辑、控制与状态寄存器、N个门控时钟及其分频控制器以及用户逻辑模块，多FPGA同步的全局时钟信号gclk在进入每个FPGA的多时钟域精准停顿与恢复电后，首先经过数字时钟管理模块后被分为两路，一路输入触发时间戳计数器以产生用于全局同步触发和恢复的时间戳trig_cnt，另一路输入全局门控时钟后再输入到用户逻辑模块以及N个门控时钟；所述全局门控时钟的使能端en与门控时钟控制逻辑相连，所述门控时钟控制逻辑用于基于控制与状态寄存器中的寄存器值控制全局门控时钟的使能状态。
全文数据：
权利要求：
百度查询： 中国人民解放军国防科技大学 用于大规模FPGA平台的多时钟域精准停顿与恢复电路及方法
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