申请/专利权人：中国电子科技集团公司第四十七研究所

申请日：2020-12-18

公开（公告）日：2024-04-23

公开（公告）号：CN112613260B

主分类号：G06F30/3312

分类号：G06F30/3312;G06F30/337

优先权：

专利状态码：有效-授权

法律状态：2024.04.23#授权;2021.04.23#实质审查的生效;2021.04.06#公开

摘要：本发明涉及一种芯片设计过程中的异步时钟的同步化约束的新理论方法。针对MCU及SOC规模的芯片电路设计，不可避免地大量存在异步时钟的情况下，在对设计进行时序约束的时候，采用同步化的概念和思想，将设计中异步时钟约束做同步归一化处理并以此对芯片电路进行约束。在满足设计要求的前提下，最大限度地减少芯片设计从逻辑综合到布局布线后门级仿真的迭代时间，从而极大减少芯片设计的时间成本，加快芯片上市速度。经过某款芯片设计的验证，较之一般的芯片约束方法，优势十分明显，取得了十分出色的效果。

主权项：1.一种芯片设计中异步时钟同步化约束方法，其特征在于，选取多个异步时钟中的一个时钟作为主时钟，其他时钟作为主时钟的分频时钟，构成一个主时钟下的若干同步时钟架构，完成异步时钟同步化；将各个时钟设为主时钟的相应n倍分频时钟，n为整数，使其形成一个从主时钟到分频时钟的同步时钟架构；对于各个分频时钟的分频系数选择时，采用最大分频系数原则，即可选择的分频系数中，选择最大的分频系数n＝max{n1,n2,n3...nmax}；作为主时钟的频率能被10整除。

全文数据：

权利要求：

百度查询： 中国电子科技集团公司第四十七研究所 一种芯片设计中异步时钟同步化约束方法

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