申请/专利权人：武汉科技大学

申请日：2022-08-30

公开（公告）日：2024-04-26

公开（公告）号：CN115459923B

主分类号：H04L9/32

分类号：H04L9/32;G06F21/73

优先权：

专利状态码：有效-授权

法律状态：2024.04.26#授权;2022.12.27#实质审查的生效;2022.12.09#公开

摘要：本发明涉及一种基于忆阻器的环形振荡器PUF电路及其使用方法。其技术方案是：所述环形振荡器PUF电路由随机延迟电路101、第1环形振荡器电路102、第2环形振荡器电路106、第1计数器103、第2计数器105和数字比较器104组成。两个环形振荡电路所产生的方波频率取决于忆阻器模块304中模块忆阻器404的阻值。本发明以忆阻器模块304中模块忆阻器404高阻分布的随机性作为主要熵源，在随机延迟电路101的作用下，根据输入的激励电压信号选中模块忆阻器404，随机减小所选中模块忆阻器404的阻值，然后对两个环形振荡器电路产生的方波频率进行比较得出响应。本发明具有抗机器学习能力强、硬件消耗小和核心性能指标良好的特点。

主权项：1.一种忆阻器阵列PUF电路，其特征在于所述忆阻器阵列PUF电路中：为了叙述方便，先将下述字母所表示的物理意义统一描述如下：i表示行控制电路102的个数，1i≤M，M为大于1的自然数；j表示响应输出电路105的个数，1j≤N，N为大于1的自然数；所述忆阻器阵列PUF电路是由随机延迟电路101、M个行控制电路102、M×2N个阵列忆阻器103组成的忆阻器阵列104和N个响应输出电路105组成；其中：随机延迟电路101的端子Vpulse与电压输入端子Vpl连接，随机延迟电路101的端子Vc11、……、Vc1i、……、Vc1M与对应的电压输入端子Vc1、……、Vci、……、VcM连接；随机延迟电路101的端子Vdelay与第1行控制电路102的端子Vdly1、……、第i行控制电路102的端子Vdlyi、……、第M行控制电路102的端子VdlyM分别连接；第1行控制电路102的端子Vchlg1、……、第i行控制电路102的端子Vchlgi、……、第M行控制电路102的端子VchlgM分别与电压输入端子Vchlg连接；第1行控制电路102的端子Vc01、……、第i行控制电路102的端子Vc0i、……、第M行控制电路102的端子Vc0M与对应的电压输入端子Vc1、……、Vci、……、VcM连接；第1行控制电路102的端子Vrd1、……、第i行控制电路102的端子Vrdi、……、第M行控制电路102的端子VrdM分别与电压输入端子Vrd连接；第1行控制电路102的端子Vcr01、……、第i行控制电路102的端子Vcr0i、……、第M行控制电路102的端子Vcr0M分别与电压输入端子Vcr0连接；忆阻器阵列104由M×2N个阵列忆阻器103组成；第1行控制电路102的端子Vout1通过对应的字线WL1与第1行的2N个阵列忆阻器103的端子AR0连接，……，第i行控制电路102的端子Vouti通过对应的字线WLi与第i行的2N个阵列忆阻器103的端子AR0连接，……，第M行控制电路102的端子VoutM通过对应的字线WLM与第M行的2N个阵列忆阻器103的端子AR0连接；第1响应输出电路105的端子I1、端子I2通过各自的位线BL1、BL2与忆阻器阵列104中第1列阵列忆阻器103的端子AR1、第2列阵列忆阻器103的端子AR1对应连接，……，第j响应输出电路105的端子I2j-1、端子I2j通过各自的位线BL2j-1、BL2j与忆阻器阵列104中第2j-1列阵列忆阻器103的端子AR1、第2j列阵列忆阻器103的端子AR1对应连接，……，第N响应输出电路105的端子I2N-1、端子I2N通过各自的位线BL2N-1、BL2N与忆阻器阵列104中第2N-1列阵列忆阻器103的端子AR1、第2N列阵列忆阻器103的端子AR1对应连接；第1响应输出电路105的端子Vcr11、……、第j响应输出电路105的端子Vcr1j、……、第N响应输出电路105的端子Vcr1N分别与电压输入端子Vcr1连接；第1响应输出电路105的端子Vrs1、……、第j响应输出电路105的端子Vrsj、……、第N响应输出电路105的端子VrsN分别与电压输入端子Vrs连接；第1响应输出电路105的端子Vcr21、……、第j响应输出电路105的端子Vcr2j、……、第N响应输出电路105的端子Vcr2N分别与电压输入端子Vcr2连接；在电压输入端子Vpl、Vchlg、Vrd、Vcr0、Vcr1、Vrs、Vcr2与端子GND之间施加对应的电压信号Upl、Uchlg、Urd、Ucr0、Ucr1、Urs、Ucr2；在电压输入端子Vc1、……、Vci、……、VcM与端子GND之间施加对应的电压信号Uc1或Uc、……、Uci或Uc、……、UcM或Uc；第1响应输出电路105的端子VR1、……、第j响应输出电路105的端子VRj、……、第N响应输出电路105的端子VRN输出对应的响应电压UR1、……、URj、……、URN；所述随机延迟电路101由M个延迟单元202和NMOS晶体管204组成；第1延迟单元202的端子OUT与第2延迟单元202的端子IN连接，……，第i-1延迟单元202的端子OUT与第i延迟单元202的端子IN连接，……，第M-1延迟单元202的端子OUT与第M延迟单元202的端子IN连接，第M延迟单元202的端子OUT与NMOS晶体管204的漏极连接；第1延迟单元202的端子IN与两个延迟电路忆阻器201的端子AR0分别连接，两个延迟电路忆阻器201的端子AR1与第1延迟电路选通器203的端子1_CHAN和端子0_CHAN对应连接；所述第2延迟单元202、……、第i延迟单元202、……、第M延迟单元202与第1延迟单元202的结构相同；第1延迟单元202的端子IN与随机延迟电路101的端子Vpulse连接，第M延迟单元202的端子OUT与随机延迟电路101的端子Vdelay连接；所述第1延迟单元202、……、第i延迟单元202、……、第M延迟单元202的端子SEL与随机延迟电路101的端子Vcl1、……、Vcli、……、VclM对应连接；所述第1行控制电路102由第1控制电路选通器301、第2控制电路选通器302和第3控制电路选通器303组成；第1控制电路选通器301的端子OUT与第2控制电路选通器302的端子1_CHAN连接，第2控制电路选通器302的端子OUT与第3控制电路选通器303的端子1_CHAN连接，第3控制电路选通器303的端子OUT与第1行控制电路102端子Vout1连接；第1控制电路选通器301的端子1_CHAN与GND连接，第1控制电路选通器301的端子0_CHAN与第1行控制电路102的端子Vchlg1连接，第1控制电路选通器301的端子SEL与第1行控制电路102的端子Vdly1连接，第2控制电路选通器302的端子0_CHAN与GND连接，第2控制电路选通器302的端子SEL与第1行控制电路102的端子Vc01连接，第3控制电路选通器303的端子0_CHAN与第1行控制电路102端子Vrd1连接，第3控制电路选通器303的端子SEL与第1行控制电路102的Vcr01连接；所述第2行控制电路102、……、第i行控制电路102、……、第M行控制电路102均与第1行控制电路102的结构相同；所述第1响应输出电路105的结构是，第1分路器401的端子IN与第1响应输出电路105的端子I1连接，第2分路器402的端子IN与第1响应输出电路105的端子I2连接，第1分路器401的端子SEL和第2分路器402的端子SEL分别与第1响应输出电路105的端子Vcr11连接，第1分路器401的端子1_CHAN和第2分路器402的端子1_CHAN分别与第1响应输出电路105的端子Vrs1连接，第1分路器401的端子0_CHAN与第1负载电阻406的端子RL10连接，第2分路器402的端子0_CHAN与第2负载电阻403的端子RL20连接；第1负载电阻406和第2负载电阻403的端子RL11、RL21分别与GND连接；电压比较器404的输入端子V+和V-与第1负载电阻406的端子RL10和第2负载电阻403的端子RL20对应连接，电压比较器404的输出端子Vo与输出电路选通器405的端子0_CHAN连接，输出电路选通器405的端子1_CHAN与GND连接，输出电路选通器405端子SEL与第1响应输出电路105的端子Vcr21连接，输出电路选通器405的端子OUT与第1响应输出电路105的端子VR1连接；所述第2响应输出电路105、……、第j响应输出电路105、……、与第N响应输出电路105均与第1响应输出电路105的结构相同；所述的阵列忆阻器103和延迟电路忆阻器201相同，均为具有阈值电压的忆阻器；阵列忆阻器103和延迟电路忆阻器201的初始状态均处于高阻态。

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百度查询： 武汉科技大学 一种基于忆阻器的环形振荡器PUF电路及其使用方法

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