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申请/专利权人：复旦大学
摘要：本发明涉及一种优化非易失SRAM单元及其控制方法，SRAM单元包括两个1S1C结构的非易失数据存储单元、两个晶体管单元、字线WL、第一位线BL、第二位线BLb和电源电压线PWL，所述两个1S1C结构的非易失数据存储单元分别为第一单元和第二单元，所述第一单元由选通管SL和铁电电容CL串联构成，所述第二单元由选通管SR和铁电电容CR串联构成。与现有技术相比，本发明具有克服传统的SRAM的易失特性，降低片上系统的功耗，提高数据存储和恢复的准确率，减小非易失SRAM单元的常规操作的干扰和功耗，提高寿命等优点。
主权项：1.一种优化非易失SRAM单元，其特征在于，SRAM单元包括两个1S1C结构的非易失数据存储单元、两个晶体管单元、字线WL、第一位线BL、第二位线BLb和电源电压线PWL，所述两个1S1C结构的非易失数据存储单元分别为第一单元和第二单元，所述第一单元由选通管SL和铁电电容CL串联构成，所述第二单元由选通管SR和铁电电容CR串联构成；所述选通管SL的阳极和选通管SR的阳极均与控制线PL连接，选通管SL的阴极连接数据节点Q，选通管SR的的阴极连接数据节点Qb；所述两个晶体管单元分别为第一晶体管单元和第二晶体管单元，所述第一晶体管单元包括晶体管UML、晶体管DML和存取晶体管AML，所述第二晶体管单元包括晶体管UMR、晶体管DMR和存取晶体管AMR；晶体管UML和晶体管UMR的源极连接电源电压线PWL；晶体管UML的漏极、晶体管UMR的栅极、晶体管DML的漏极、晶体管DMR的栅极和存取晶体管AML的源极均连接至数据节点Q；晶体管UML的栅极、晶体管UMR的漏极、晶体管DML的栅极、晶体管DMR的漏极和存取晶体管AMR的源极均连接至数据节点Qb；存取晶体管AML和存取晶体管AMR的栅极均连接字线WL；存取晶体管AML的漏极连接第一位线BL，存取晶体管AMR的漏极连接第二位线BLb；晶体管DML和晶体管DMR的源极连接地线GND。
全文数据：
权利要求：
百度查询： 复旦大学 一种优化非易失SRAM单元及其控制方法
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