申请/专利权人：三星电子株式会社

申请日：2019-03-25

公开（公告）日：2024-07-05

公开（公告）号：CN110364564B

主分类号：H01L29/06

分类号：H01L29/06;H01L21/762;H01L29/78

优先权：["20180411 KR 10-2018-0042179"]

专利状态码：有效-授权

法律状态：2024.07.05#授权;2021.05.04#实质审查的生效;2019.10.22#公开

摘要：本公开提供了半导体器件及其制作方法。一种半导体器件包括通过第一元件隔离层分离的第一导电类型的两个晶体管和第二导电类型的两个晶体管。此外，第一导电类型的两个晶体管通过第二元件隔离层彼此分离，并且第二导电类型的两个晶体管通过第三元件隔离层彼此分离。在示例实施例中，第二元件隔离层和第三元件隔离层比第一元件隔离层浅。

主权项：1.一种半导体器件，包括：衬底；第一导电类型的第一杂质区，其在所述衬底上；第二导电类型的第二杂质区，其在所述衬底上以与所述第一杂质区相邻；第二导电类型的第一单个半导体层，其在所述第一杂质区上；第一导电类型的第二单个半导体层，其在所述第二杂质区上；第一掩埋绝缘层，其在所述第一单个半导体层上；第二掩埋绝缘层，其在所述第二单个半导体层上；第三半导体层，其在所述第一掩埋绝缘层上；第四半导体层，其在所述第二掩埋绝缘层上；第一晶体管和第二晶体管，其分别在所述第一单个半导体层上；第三晶体管，其在所述第二单个半导体层上；第一元件隔离层，其分离所述第二晶体管和所述第三晶体管；以及，第二元件隔离层，其分离所述第一晶体管和所述第二晶体管，并且比所述第一元件隔离层浅，其中，所述第一晶体管和所述第二晶体管共享作为公共体区的所述第一单个半导体层。

全文数据：半导体器件及其制作方法相关申请的交叉引用本申请要求于2018年4月11日在韩国知识产权局提交的韩国专利申请No.10-2018-0042179的优先权，其公开的全部内容通过引用合并在此。技术领域本发明构思涉及半导体器件及其制作方法。背景技术最近的半导体元件已经朝着能够在较低电压下进行高速操作的方向发展，并且半导体元件的制造工艺已经在集成度增加的方向上发展。因此，高度缩放的高度集成半导体元件的图案可以以更精细的间距间隔开,具有更精细的宽度。已经提出了在半导体元件的微型化工艺期间在衬底上形成掩埋绝缘层并在掩埋绝缘层上形成沟道和晶体管的FD-SOI全耗尽绝缘体上硅工艺。该FD-SOI工艺具有通过完全耗尽晶体管下部的沟道来减少寄生电容和漏电流的效果。发明内容本发明构思的一方面提供具有FD-SOI结构的半导体器件。本发明构思的另一方面提供制作具有FD-SOI结构的半导体器件的方法。根据本发明构思的一些实施例，一种半导体器件包括：衬底；第一导电类型的第一杂质区，其形成在所述衬底上；第二导电类型的第二杂质区，其形成在所述衬底上以与所述第一杂质区相邻；第二导电类型的第一半导体层，其形成在所述第一杂质区上；第一导电类型的第二半导体层，其形成在所述第二杂质区上；第一掩埋绝缘层，其形成在所述第一半导体层上；第二掩埋绝缘层，其形成在所述第二半导体层上；第三半导体层，其形成在所述第一掩埋绝缘层上；第四半导体层，其形成在所述第二掩埋绝缘层上；第一晶体管和第二晶体管，其分别地形成在所述第一半导体层上；第三晶体管，其形成在所述第二半导体层上；第一元件隔离层，其分隔所述第二晶体管和所述第三晶体管；以及第二元件隔离层，其分隔所述第一晶体管和所述第二晶体管并且形成为比所述第一元件隔离层浅。根据本发明构思的一些实施例，一种半导体器件包括：衬底；第一导电类型的第一杂质区和第二导电类型的第二杂质区，其在所述衬底上彼此接触；第二导电类型的第一半导体层，其形成在所述第一杂质区上；第一导电类型的第二半导体层，其形成在所述第二杂质区上；掩埋绝缘层，其形成在所述第一半导体层和所述第二半导体层上；第三半导体层，其与所述第一半导体层重叠，以及第四半导体层，其与所述掩埋绝缘层上的所述第二半导体层重叠；第一元件隔离层，其形成在所述第三半导体层中；以及第二元件隔离层，其完全地分隔所述第一半导体层和所述第二半导体层。根据本发明构思的一些实施例，一种制造半导体器件的方法包括：在衬底上形成彼此相邻的第一导电类型的第一杂质区以及第二导电类型的第二杂质区；在所述第一杂质区和所述第二杂质区上形成掩埋绝缘层；在所述掩埋绝缘层上形成彼此相邻的第三半导体层和第四半导体层，所述第三半导体层与第一半导体层重叠，并且所述第四半导体层与第二半导体层重叠；形成沟槽，该沟槽形成在所述第一半导体层和所述第二半导体层中；填充所述沟槽以形成第一元件隔离层；在所述第一半导体层上形成第一晶体管和第二晶体管；以及在所述第三半导体层中形成第二元件隔离层以分隔所述第一晶体管和所述第二晶体管。根据本发明构思的一些实施例，一种半导体元件包括：衬底；第一导电类型的第一杂质区，其形成在所述衬底上；第二导电类型的第二杂质区，其形成在所述衬底上以与所述第一杂质区相邻；第二导电类型的第一半导体层，其形成在第一杂质区上；第一导电类型的第二半导体层，其形成在所述第二杂质区上；第一掩埋绝缘层，其形成在所述第一半导体层上；第二掩埋绝缘层，其形成在所述第二版胴体层上；第三半导体层，其形成在所述第一掩埋绝缘层上；第四半导体层，其形成在所述第二掩埋绝缘层上；第一晶体管，其形成在所述第一半导体层上；第二晶体管，其形成在所述第二半导体层上；第一元件隔离层，其分隔所述第一晶体管和所述第二晶体管；第二元件隔离层，其形成在所述第三半导体层中，以浅于所述第一元件隔离层；以及第一阱接触件，其连接到所述第一半导体层，所述第一阱接触件不设置在所述第一晶体管和所述第一元件隔离层之间。本发明构思的各方面不限于上述那些，并且本领域技术人员从以下描述中可以清楚地理解未提及的其他方面。附图说明通过参考附图详细描述本发明构思的示例实施例，本发明构思的上述及其他方面和特征将变得更加明显，其中：图1示出了根据本发明构思的一些实施例的半导体器件的剖视图；图2示出了图1的半导体器件的操作的剖视图；图3示出了根据本发明构思的一些实施例的半导体器件的剖视图；图4示出了图3的半导体器件的操作的剖视图；以及图5至图12示出了根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。具体实施方式在下文中，将参考图1至图12描述根据本发明构思的实施例的半导体器件及其制造方法。图1示出了根据本发明构思的一些实施例的半导体器件的剖视图。参考图1，根据本发明构思的一些实施例的半导体器件可以包括衬底100，第一导电类型的第一杂质区110，第二导电类型的第二杂质区210，第二导电类型的第一半导体层120，第一导电类型的第二半导体层220，第一掩埋绝缘层130，第二掩埋绝缘层230，第三半导体层180，第四半导体层280，第一晶体管至第四晶体管，和或接触件171、172、173、175、176、177、178、271、272、273、275、276、277和278。在本发明构思的一些实施例中，第一晶体管可以包括第一栅极结构190、第一源极区181、第一漏极区182、和或第一沟道区183。第一栅极结构190可以包括第一栅电极191、第一栅极绝缘层192和或第一栅极隔离物193。类似地，根据本发明构思的一些实施例的第二晶体管至第四晶体管可以分别地包括第二栅极结构至第四栅极结构195、290和295，第二源极区至第四源极区186、281和286，第二漏极区至第四漏极区187、282和287，和或第二沟道区至第四沟道区188、283和288。第二栅极结构至第四栅极结构195、290和295可分别地包括第二栅电极至第四栅电极196、291和296，第二栅极绝缘层至第四栅极绝缘层197、292和297，和或第二栅极隔离物至第四栅极隔离物198、293和298。根据本发明构思的一些实施例的半导体器件可以具有CMOS互补金属氧化物半导体配置，在其中N型晶体管和P型晶体管互相连接。例如，第一晶体管和第二晶体管可以是N型晶体管，并且第三晶体管和第四晶体管可以是P型晶体管。然而，本发明构思不限于此。在下文中，将更详细的描述包括第一晶体管至第四晶体管的半导体器件。衬底100可以是具有在硅衬底上形成绝缘层的SOI绝缘体上半导体衬底。换言之，衬底100内部的第一半导体层120和第三半导体层180可以被第一掩埋绝缘层130划分。在本发明构思的一些实施例中，可以通过将包括第三半导体层180的晶片接合到形成在第一半导体层120上的第一掩埋绝缘层130上来形成衬底100。第一元件隔离层140、145和240可以形成在衬底100中。第一元件隔离层140、145和240可以在衬底中限定有源区。如图1所示，第一元件隔离层145可以区分在衬底100中的两个有源区。第一杂质区110和第二杂质区210、第一掩埋绝缘层130和第二掩埋绝缘层230、第一半导体层120和第二半导体层220、以及第三半导体层180和第四半导体层280可以通过第一元件隔离层145区分。此外，第一元件隔离层145可以区分第二晶体管和第四晶体管。第一元件隔离层145可以填充在衬底100中形成的沟槽147。第一元件隔离层145的最低部分146的高度可以高于第一杂质区110和第二杂质区210的最低部分111和211，并且可以低于第一半导体层120和第二半导体层220的最低部分121和221。第一元件隔离层140、145和240可以由例如STI浅沟槽隔离或者LOCOS硅的局部氧化等形成，但本发明构思不限于此。第一杂质区110和第二杂质区210可以形成在衬底100中。第一杂质区110和第二杂质区210可以形成为具有彼此不同的导电类型。具体地，第一杂质区110可以具有第一导电类型，并且第二杂质区210可以具有第二导电类型。因此，如图1所示，第一杂质区110可以由P型形成，第二杂质区可以由N型形成，但是不限于此。相反地，第一杂质区110可以由N型形成，第二杂质区可以由P型形成。如图所示，第一杂质区110的最低部分111和第二杂质区210的最低部分211可以被定位为低于第一元件隔离层145的最低部分146。因此，第一杂质区110和第二杂质区210可以不完全地被第一元件隔离层145分离。第一杂质区110的一部分和第二杂质区的210的一部分可以彼此接触。可以在第一杂质区110和第二杂质区210之间形成一种PN结。这里，表述“彼此接触”意味着在第一杂质区110和第二杂质区210之间没有插入其他组成元件。第一半导体层120可以形成在第一杂质区110上。第一半导体层120可以具有第二导电类型，以及可以例如是N型，如图1所示。因为根据本发明构思的一些实施例的半导体器件的第一杂质区110具有第一导电类型，所以第一杂质区110和第一半导体层120可以具有彼此相反的导电类型。如图1所示，第一杂质区110和第二杂质区210可以不与接触件171、172、173、175、176、177、178、271、272、273、275、276、277和或278接触。第一杂质区110和第二杂质区210可以保持在浮置状态，不用通过接触件171、172、173、175、176、177、178、271、272、273、275、276、277和或278施加另一电压，但本发明构思不限于此。第二半导体层220可以在第二杂质区210上形成。第二半导体层220可以具有第一导电类型，而且可以是例如图1所示的p型。因为根据本发明构思的一些实施例的半导体器件的第二杂质区210具有第二导电类型，因此第二杂质区210和第二半导体层220可以具有彼此相反的导电类型。第一半导体层120和第二半导体层220可以完全通过第一元件隔离层145分离。第一半导体层120和第二半导体层220可以不彼此接触。因此，第一半导体层120和第二半导体层220可以彼此电绝缘。第一半导体层120的最低部分121和第二半导体层220的最低部分221可以位于第一元件隔离层145的最低部分146上方。根据本发明构思的一些实施例，第一半导体层120和第二半导体层220可以用作半导体器件中的体区。例如，第一半导体层120可以在第一晶体管和第二晶体管之间形成公共体区。第二半导体层220可以在第三晶体管和第四晶体管之间形成公共体区。因此，第一晶体管和第二晶体管可以共享作为体区的第一半导体层120。当经由第一阱接触件175向第一半导体层120施加体偏置电压时，第一晶体管和第二晶体管可以具有公共体偏置。第三晶体管和第四晶体管可以共享作为体区的第二半导体层220。同样地，当经由第二阱接触件275向第二半导体层220施加体偏置电压时，第三晶体管和第四晶体管可以具有公共体偏置。体偏置电压通过单个阱接触件例如，第一阱接触件175被施加到共享作为体区的第一半导体层120的第一晶体管和第二晶体管。因此，可以减小由第一晶体管和第二晶体管占据的面积。这也可以应用于通过第二阱接触件275向其施加体偏置电压的第三晶体管和第四晶体管的情况。第一掩埋绝缘层130可以形成在第一半导体层120上。第一掩埋绝缘层130可以包括氧化硅SiO2、氮化硅SiN、氮氧化硅SiON及其组合中的至少一种，但是本发明构思不限于此。第一掩埋绝缘层130可以在第一半导体层120和第三半导体层180之间隔离。第二掩埋绝缘层230可以形成在第二半导体层220上。如后面将要描述的，第二掩埋绝缘层230可以与第一掩埋绝缘层130一体地形成。因此，第二掩埋绝缘层230可以包括和第一掩埋绝缘层130的材料相同的材料。第一掩埋绝缘层130和第二掩埋绝缘层230可以由第一元件隔离层145分离。因此，第一掩埋绝缘层130和第二掩埋绝缘层230可以不彼此接触。第三半导体层180可以形成在第一掩埋绝缘层130上。第三半导体层180可以具有第二导电类型，并且可以是例如图1所示的N型。由于根据本发明构思的一些实施例的半导体器件的第一杂质区110具有第一导电类型，因此第一杂质区110和第三半导体层180具有彼此相反的导电类型。在一些实施例中，由于第一半导体层120具有第二导电类型，因此第三半导体层180具有和第一半导体层120的导电类型相同的导电类型。第三半导体层180可以包括第一源极区181和第二源极区186、第一漏极区182和第二漏极区187、以及第一沟道区183和第二沟道区188。第一源极区181和第一漏极区182可以分别作为第一晶体管的源极和漏极。第二源极区186和第二漏极区187可以分别作为第二晶体管的源极和漏极。不像图1所示的配置，在本发明构思的一些实施例中，第一源极区181和第二源极区186以及第一漏极区182和第二漏极区187的至少一些部分可以具有从第三半导体层180的上表面向上突出的结构。第四半导体层280可以包括第三源极区281和第四源极区286、第三漏极区282和第四漏极区287、以及第三沟道区283和第四沟道区288。第二元件隔离层150和155可以形成在第一掩埋绝缘层130上。第二元件隔离层155可以形成在第一晶体管的第一漏极区182和第二晶体管的第二源极区186之间。因此，第二元件隔离层155可以将第一晶体管和第二晶体管彼此分离。第二元件隔离层150和155可以通过例如STI浅沟槽隔离、LOCOS硅的局部氧化等形成，但是本发明构思不限于此。与其中第一元件隔离层140和145延伸到第一杂质区110或第二杂质区210中的配置相反，第二元件隔离层150和155可以延伸到掩埋绝缘层130的上表面。因此，从第二元件隔离层150和155的上表面到第二元件隔离层150和155的下表面的深度可以小于从第一元件隔离层140和145的上表面到第一元件隔离层140和145的下表面的深度。即，第二元件隔离层150和155可以形成为比第一元件隔离层140和145浅或薄。此外，与第一元件隔离层145将不同导电类型的第二晶体管和第四晶体管分离的配置相比，第二元件隔离层155可以将相同导电类型的第一晶体管和第二晶体管彼此分离。第三元件隔离层250和255可以形成在第二掩埋绝缘层230上。第三元件隔离层255可以形成在第三晶体管的第三源极区281和第四晶体管的第四漏极区287之间。因此，第三元件隔离层255可以将具有相同导电类型的第三晶体管和第四晶体管彼此分离。第三元件隔离层250和255可以形成为与第二元件隔离层150和155基本相同。因此，第三元件隔离层250和255可以通过例如STI浅沟槽隔离、LOCOS硅的局部氧化等形成，但是本发明构思不限于此。此外，第三元件隔离层250和255可以形成为比第一元件隔离层140、145和240浅或薄。接触件171、172、173、175、176、177、178、271、272、273、275、276、277和278可以形成在层间绝缘层160中。在图1所示的接触件中，可以包括第一阱接触件175和第二阱接触件275。第一阱接触件175可以形成在第一半导体层120上。第一阱接触件175的下表面可以与第一半导体层120的上表面接触。第一阱接触件175可以包括导电材料。例如，这些导电材料可以包括多晶硅、金属硅化物、导电金属氮化物和金属中的至少一种，但是本发明构思不限于此。第二阱接触件275可以形成在第二半导体层220上。第二阱接触件275的下表面可以和第二半导体层220的上表面接触。第二阱接触件275可以包括导电材料。由于体偏置电压通过第一阱接触件175和第二阱接触件275施加至第一半导体层120和第二半导体层220，因此根据本发明构思的一些实施例的半导体器件的阈值电压、饱和电压和或漏电流可以被控制。例如，当正向体偏置FBB电压经由第一阱接触件175施加到第一半导体层120时，可以加速根据本发明构思的一些实施例的半导体器件的饱和电流的流动，并且因此，当栅极电压减小时，可以减小功耗。反之，当反向体偏置RBB电压通过第一阱接触件175施加到第一半导体层120时，根据本发明构思的一些实施例的半导体器件的漏电流可以减小。即使当正向体偏置和反向体偏置通过第二阱接触件275施加给第二半导体层220，仍然可以获得半导体器件的上述效果。根据是否将导通电压施加给第一晶体管，第一沟道区183可以用作电子从第一源极区181到第一漏极区182的移动路径。由于根据本发明构思的一些实施例的半导体器件具有FD-SOI的结构，因此在第一沟道区183中形成的沟道的深度可以很小。因此，当施加第一晶体管的导通电压时，在第一沟道区183中的形成的沟道可以完全耗尽。因此，根据本发明构思的一些实施例的半导体器件可以减少或防止在操作时出现的短沟道效应。第二晶体管至第四晶体管的第二沟道区至第四沟道区188、283和288也可以形成为与第一沟道区183基本相同。因此，第二晶体管至第四晶体管在导通操作时，可以形成完全耗尽的沟道。源极接触件171和源极接触件176可以分别地在第一源极区181和第二源极区186上形成。源极电压可以分别通过源极接触件171和源极接触件176施加给第一源极区181和第二源极区186。虽然没有在图1中示出，但是在本发明构思的一些实施例中，硅化物膜形成在第一源极区181和第二源极区186的顶部上，而且在第一源极区181和源极接触件171之间的电阻以及第二源极区186和源极接触件176之间的电阻可以减少，但是本发明构思不限于此。源极接触件171和源极接触件176可以包括导电材料。例如，这些导电材料可以包括多晶硅、金属硅化物、导电金属氮化物、以及金属中的至少一种，但是本发明构思不限于此。漏极接触件173和漏极接触件178可以形成在第一漏极区182和第二漏极区187之上。漏极电压可以通过漏极接触件173和漏极接触件178施加给第一漏极区182和第二漏极区187。同样地，在本发明构思的一些实施例中，硅化物膜形成在第一漏极区182和第二漏极区187的顶部上，并且第一漏极区182和漏极接触件173之间的电阻以及第二漏极区187和漏极接触件178之间的电阻可以减少。漏极接触件173和漏极接触件178可以包括导电材料。例如，这样的导电材料可以包括多晶硅、金属硅化物、导电金属氮化物、以及金属中的至少一种，但是本发明构思不限于此。第一栅电极191可以形成为填充由第一栅极隔离物193和第一栅极绝缘层192限定的沟槽。第一栅电极191可以包括具有高导电率的材料。例如，第一栅电极191可以包括但不限于，多晶硅polySi、非晶硅a-Si、钛Ti、氮化钛TiN、氮化钨WN、钛铝TiAl、氮化钛铝TiAlN、氮化钽TaN、碳化钛TiC、碳化钽TaC、碳氮化钽TaCN、钽氮化硅TaSiN、钽Ta、钴Co、钌Ru、铝Al和钨W中的至少一种。栅极接触件172可以形成在第一栅电极191上。栅极电压可以通过栅极接触件172施加给第一栅电极191。栅极接触件172可以包括导电材料。例如，这样的导电材料可以包括多晶硅、金属硅化物、导电金属氮化物、以及金属中的至少一种，但是本发明构思不限于此。第一栅极绝缘层192可以形成在第一栅电极191和第三半导体层180之间。具体地，第一栅极绝缘层192可以形成在第三半导体层180的第一沟道区183上。第一栅极绝缘层192可以包括氧化硅、氮氧化硅、氮化硅、具有比氧化硅的介电常数更高的介电常数的高k材料。高k材料可以包括但不限于例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或多种。第一栅极隔离物193可以形成在第一栅电极191和第一栅极绝缘层192的各侧壁上。第一栅极隔离物193可以包括但不限于例如氮化硅、氮氧化硅、氧化硅、碳氮氧化硅SiOCN及其组合中的至少一种。虽然没有示出，但是在本发明构思的一些实施例中，界面膜可以插入在第一栅极绝缘层192和第一沟道区183之间。在本发明构思的一些实施例中，如图1所示，第一栅极结构至第四栅极结构190、195、290和295可以通过先栅极工艺形成，但不限于此。第一栅极结构至第四栅极结构190、195、290和295也可以通过置换工艺或者后栅极工艺形成。层间绝缘层160可以形成为覆盖第一栅极结构至第四栅极结构190、195、290和295。层间绝缘层160可以包括例如氧化硅、氮化硅、氮氧化硅和具有低于氧化硅的介电常数的低介电常数材料中的至少一种。低介电常数材料可以包括但不限于例如FOX可流动氧化物、TOSZToreneSilaZene东燃硅氮烷、USG无掺杂二氧化硅玻璃、BSG硼硅酸盐玻璃、PSG磷硅酸盐玻璃、BPSG硼磷硅酸盐玻璃、PETEOS等离子增强四乙基正硅酸盐、FSG氟化物硅酸盐玻璃、CDO碳掺杂氧化硅、干凝胶、气凝胶、无定形氟化碳、OSG有机硅酸盐玻璃、聚对二甲苯、BCB双苯并环丁烯、SiLK、聚酰亚胺、多孔聚合物材料或其组合。由于构成第二栅极结构至第四栅极结构195、290和295的第二栅电极至第四栅电极196、291和296，第二栅极绝缘层至第四栅极绝缘层197、292和297，以及第二栅极隔离物至第四栅极隔离物198、293和298可以以类似于第一栅极结构190的第一栅电极191、第一栅极绝缘层192以及第一栅极隔离物193的方式形成，因此将不提供对其的描述。图2是用于解释图1的半导体器件的操作的剖视图。参考图2，第一体偏置电压V-可以通过形成在第一半导体层120上的第一阱接触件175施加给第一半导体层120。同样，大于第一体偏置电压V-的第二体偏置电压V+可以通过形成在第二半导体层220上的第二阱接触件275施加给第二半导体层220。在根据本发明构思的一些实施例的半导体器件中，即使当施加给第二半导体层220的第二体偏置电压V+高于施加给第一半导体层120的第一偏置电压V-时,在第二半导体层220和第一半导体层120之间也不形成正向偏置。其原因在于，如上所述，第一半导体层120和第二半导体层220被第一元件隔离层145完全分离。因此，在彼此电分离的第二半导体层220和第一半导体层120之间没有形成正向偏置。因此，施加到第一半导体层120的体偏置电压的大小可以不受施加到第二半导体层220的体偏置电压的大小的限制。施加到根据本发明构思的一些实施例的半导体器件中的第一半导体层120和第二半导体层220的体偏置电压可以在如下的范围内自由地施加，在该范围内，该体偏置电压引起第一掩埋绝缘层130和第二掩埋绝缘层230上的热载流子注入HCI现象或者该体偏置电压不超过击穿电压。在本发明构思的一些实施例中，第一半导体层120、第一掩埋绝缘层130和第三半导体层180可以构成电容器。例如，当第一电压经由第一阱接触件175被施加到第一半导体层120并且第二电压经由源极接触件171或漏极接触件173被施加到第三半导体层180时，第一掩埋绝缘层130用作电介质并且电荷可以被充电。图3是示出根据本发明构思的一些实施例的半导体器件的剖视图。参考图3，根据本发明构思的一些实施例的半导体器件可以包括衬底100、第二导电类型的第一杂质区310、第一导电类型的第二杂质区410、第一导电类型的第一半导体层320、第二导电类型的第二半导体层420、第一掩埋绝缘层330和第二掩埋绝缘层430、第三半导体层325、第四半导体层425、第一晶体管到第四晶体管和或接触件371、372、373、375、376、377、378、471、472、473、475、476、477和478。在本发明构思的一些实施例中，第一晶体管可以包括第一栅极结构390、第一源极区381、第一漏极区382和或第一沟道区383、第一栅极结构390可以包括第一栅电极391、第一栅极绝缘层392和或第一栅极隔离物393。类似地，根据本发明构思的一些实施例的第二晶体管至第四晶体管可以分别地包括第二栅极结构至第四栅极结构395、490和495，第二源极区至第四源极区386、481和486，第二漏极区至第四漏极区387、482和487，和或第二沟道区至第四沟道区388、483和488。第二栅极结构至第四栅极结构395、490和495可分别地包括第二栅电极至第四栅电极396、491和496，第二栅极绝缘层至第四栅极绝缘层397、492和497，和或第二栅极隔离物至第四栅极隔离物398、493和498。第一杂质区310、第一半导体层320、第一掩埋绝缘层330和第三半导体层325可以与参考图1描述的第一杂质区110、第一半导体层120、第一掩埋绝缘层130和第三半导体层180基本相同。第一杂质区310和第三半导体层325可以具有相同的第二导电类型，第一半导体层320可以具有第一导电类型。例如，如图3所示，第一杂质区310和第三半导体层325可以是N型，第一半导体层320可以是P型。第二杂质区410、第二半导体层420、第二掩埋绝缘层430和第四半导体层425可以与参考图1描述的半导体器件的第二杂质区210、第二半导体层220、第二掩埋绝缘层230和第四半导体层280基本相同。第二杂质区410和第四半导体层425可以具有相同的导电类型，并且第二半导体层420可以具有第二导电类型。例如，如图3所示，第二杂质区410和第四半导体层425可以是P型并且第二半导体层420可以是N型。第一杂质区310的最低部分311和第二杂质区410的最低部分411可以位于第一元件隔离层345的最低部分346的下面。第一半导体层320和第二半导体层420可以完全由第一元件隔离层345分离。第一半导体层320和第二半导体层420可以不相互接触。因此，第一半导体层320和第二半导体层420可以电绝缘。第一半导体层320的最低部分321和第二半导体层420的最低部分421可以位于第一元件隔离层345的最低部分346的上面。如上所述，第一半导体层320可以具有第一导电类型，第二半导体层420可以具有第二导电类型。例如，如图3所示，第一半导体层320可以是P型，并且第二半导体层420可以是N型。图4是用于解释图3的半导体器件的操作的剖视图。参考图4，第一体偏置电压V+可以通过形成在第一半导体层320上第一阱接触件375施加给第一半导体层320。另外，小于第一体偏置电压V+的第二体偏置电压V-可以通过形成在第二半导体层420上的第二阱接触件475施加给第二半导体层420。在根据本发明构思的一些实施例的半导体器件中，存在与上面使用图2描述的半导体器件的情况相同的如下配置，在该配置中，即使当施加到第一半导体层320的第一体偏置电压V+高于施加到第二半导体层420的第二体偏置电压V+时，在第一半导体层320和第二半导体层420之间也没有形成正向偏置。因此，施加到第一半导体层320的体偏置电压的大小可以不受施加到第二半导体层420的体偏置电压的大小的限制。图3中示出的半导体器件的阈值电压可以高于图1中示出的半导体器件的阈值电压。即，图3中示出的半导体器件可以是正规阈值电压单元，而图1中示出的半导体器件可以是较低阈值电压单元，但是本发明构思不限于此。图5至图12是用于解释根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。首先，参考图5，提供衬底100，其包括第一杂质区110，第二杂质区210以及分别形成在第一杂质区110和第二杂质区210上的第一半导体层120和第二半导体层220，形成在第一半导体层120和第二半导体层220上的掩埋绝缘层131，以及形成在掩埋绝缘层131上的第三半导体层180和第四半导体层280。第一杂质区和第二杂质区110和210以及第一半导体层120和第二半导体层220可以通过用相应的杂质掺杂衬底100而形成。例如，可以分别通过用第一导电类型的材料和第二导电类型的材料掺杂衬底100来形成第一杂质区110和第二杂质区210，并且可以掺杂第二导电类型的材料和第一导电类型的材料以分别形成第一半导体层120和第二半导体层220。在一些实施例中，衬底100可以是P型衬底，第二杂质区210可以是在P型衬底中形成的N阱。相反地，衬底100可以是N型衬底，而第一杂质区110可以是形成在N型衬底中的P阱。在本发明构思的一些实施例中，掩埋绝缘层131可以通过氧化衬底100的在其上形成第一半导体层120和第二半导体层220的表面来形成。此外，尽管可以通过将第三半导体层180和第四半导体层280接合到在其上形成了掩埋绝缘层131的半导体衬底上来形成衬底100，但是本发明构思不限于此。随后，参考图6，在衬底100中形成沟槽147，并且形成填充沟槽147的第一元件隔离层145。在衬底100中形成沟槽147可以包括例如通过使用反应离子蚀刻来蚀刻衬底100，但本发明构思不限于此。沟槽147可以通过蚀刻第一杂质区110和第二杂质区210形成。通过在形成沟槽147时分离图5中的掩埋绝缘层131来形成第一掩埋绝缘层130和第二掩埋绝缘层230。即，如图所示，随着沟槽147的形成，第一半导体层120和第二半导体层220、第一掩埋绝缘层130和第二掩埋绝缘层230以及第三半导体层180和第四半导体层280可以完全分离。另一方面，第一杂质区110和第二杂质区210可以不被沟槽147完全分离。随后，可以用绝缘材料填充沟槽147来形成第一元件隔离层145。第一元件隔离层145的形成可包括用例如氧化硅SiO2、氮化硅SiN、氮氧化硅SiON及其组合中的至少一种填充沟槽147。参考图7，在第三半导体层180中形成第二元件隔离层150和155，并且在第四半导体层280中形成第三元件隔离层250和255。在第三半导体层180中形成第二元件隔离层150和155可以包括：形成沟槽，沟槽暴露第三半导体层180下的第一掩埋绝缘层130，并且填充沟槽以形成第二元件隔离层150和155。如图7所示，第二元件隔离层150和155可以形成为比第一元件隔离层145浅或薄。具体地，第一元件隔离层145具有到第一杂质区110或第二杂质区210的深度，而第二元件隔离层150和155可以具有到第一掩埋绝缘层130的深度。此外，第三元件隔离层250和255可以形成在第四半导体层280中。第三元件隔离层250和255可以与第二元件隔离层150和155同时形成。因此，第三元件隔离层250和255可以基本上与第二元件隔离层150和155相同地形成。如稍后将描述的，第一晶体管形成在第二元件隔离层150和155之间，并且第二晶体管形成在第一元件隔离层145和第二元件隔离层155之间。参考图8，分别形成暴露第一半导体层120和第二半导体层220的沟槽135和沟槽235。可以通过同时去除第三半导体层180和第一掩埋绝缘层130来形成沟槽135。此外，沟槽135形成在第一元件隔离层140和第二元件隔离层150之间，并且沟槽235形成在第一元件隔离层240和第三元件隔离层250之间。沟槽135的侧壁可以由第一元件隔离层140的侧壁、第一掩埋绝缘层130的侧壁和第二元件隔离层150的侧壁限定，但是本发明构思不限于此。在一些实施例中，沟槽135的侧壁可以由余留在第一元件隔离层140上的第三半导体层180和第一掩埋绝缘层130的材料来限定。参考图9，第一晶体管和第二晶体管形成在第一半导体层120上，并且第三晶体管和第四晶体管形成在第二半导体层220上。具体地，第一栅极结构190和第二栅极结构195可以形成在第三半导体层180上，并且第一源极区181和第二源极区186上以及第一漏极区182和第二漏极区187可以形成在第三半导体层180中。第一源极区181和第二源极区186或第一漏极区182和第二漏极区187的形成可以是从第三半导体层180的外延生长，但是本发明构思不限于此。或者，在形成第一栅极结构190和第二栅极结构195之后，通过使用第一栅极结构190和第二栅极结构195作为掩模、用杂质掺杂第三半导体层180，也可以形成第一源极区181和第二源极区186或第一漏极区182和第二漏极区187。第一栅极结构190和第二栅极结构195的形成可以包括：在第三半导体层180上形成绝缘层和导电层，图案化绝缘层和导电层以在第一沟道区183和第二沟道区188上形成第一栅极绝缘层192和第二栅极绝缘层197以及第一栅电极191和第二栅电极196；形成用于覆盖第一栅电极191和第二栅电极196的间隔膜；以及蚀刻间隔膜以形成第一栅极隔离物193和第二栅极隔离物198。尽管上面已经描述了通过先栅极方法形成第一栅极结构190和第二栅极结构195的技术，但是本发明构思不限于此，并且第一栅极结构190和第二栅极结构195也可以通过后栅极方法形成。第三晶体管和第四晶体管的形成可以以类似于第一晶体管和第二晶体管的制造的顺序执行。然而，第三晶体管和第四晶体管不限于具有与第一晶体管和第二晶体管的配置相同的配置的晶体管。例如，第三晶体管和第四晶体管可以如此形成以便包括单独的组成元件，从而具有与第一晶体管或第二晶体管的阈值不同的阈值。图10是用于解释根据本发明构思的一些其他实施例的制造半导体器件的方法的中间步骤图。参考图10，示出了在未形成图8的沟槽135和沟槽235的状态下在第三半导体层180和第四半导体层280上形成第一至第四栅极结构190、195、290和295的配置。与以上参考图8和图9描述的制造半导体器件的方法的区别在于，在第三半导体层180和第四半导体层280上形成第一栅极结构至第四栅极结构190、195、290和295之前不形成沟槽135和235。在本发明构思的一些实施例中，在形成第一栅极结构至第四栅极结构190、195、290和295之后，可以形成层间绝缘层160，并且可以形成暴露第一半导体层120或第二半导体层220的接触孔。在本发明构思的其他实施例中，在形成第一栅极结构至第四栅极结构190、195、290和295之后，可以形成沟槽135和沟槽235，然后可以形成用于填充这些沟槽的层间绝缘层160。一起参考图9和图11，形成层间绝缘层160以覆盖第一晶体管至第四晶体管。层间绝缘层160可以形成为填充沟槽135和沟槽235。层间绝缘层160可以例如使用氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的介电常数的低介电常数材料中的至少一种通过诸如CVD化学气相沉积的工艺来形成，但是本发明构思不限于此。参考图12，层间绝缘层160被蚀刻以形成接触孔112至118和212至218。如图12所示，在本发明构思的半导体器件中形成的接触孔可以分为两种类型，包括：在第一至第四晶体管上形成的接触孔112至114、116至118、212至214和216至218，以及分别在第一半导体层120和第二半导体层220上形成的第一阱接触孔115和第二阱接触孔215。第一阱接触孔115邻近第一晶体管形成。第一元件隔离层145不设置在第一阱接触孔115和第一晶体管之间。第二元件隔离层150可以设置在第一阱接触孔115和第一晶体管之间。接下来，再次参考图1，通过用导电材料填充第一阱接触孔115和第二阱接触孔215来形成第一阱接触件175和第二阱接触件275。此外，通过用导电材料填充形成在第一晶体管至第四晶体管上的接触孔112至114、116至118、212至214和216至218来形成接触件171至173、176至178、271至273和276至278。从上述详细描述可得出结论，本领域技术人员将理解，在基本上不脱离本发明构思的原理的情况下，可以对示例性实施例进行许多变化和修改。因此，所公开的发明构思的示例性实施例仅是在一般的和描述性的意义上使用的，而不是为了限制的目的。

权利要求：1.一种半导体器件，包括：衬底；第一导电类型的第一杂质区，其在所述衬底上；第二导电类型的第二杂质区，其在所述衬底上以与所述第一杂质区相邻；第二导电类型的第一半导体层，其在所述第一杂质区上；第一导电类型的第二半导体层，其在所述第二杂质区上；第一掩埋绝缘层，其在所述第一半导体层上；第二掩埋绝缘层，其在所述第二半导体层上；第三半导体层，其在所述第一掩埋绝缘层上；第四半导体层，其在所述第二掩埋绝缘层上；第一晶体管和第二晶体管，其分别在所述第一半导体层上；第三晶体管，其在所述第二半导体层上；第一元件隔离层，其分离所述第二晶体管和所述第三晶体管；以及，第二元件隔离层，其分离所述第一晶体管和所述第二晶体管，并且比所述第一元件隔离层浅。2.根据权利要求1所述的半导体器件，还包括：第四晶体管，其在所述第二半导体层上；以及第三元件隔离层，其比所述第一元件隔离层浅，并且分离所述第四晶体管和所述第三晶体管。3.根据权利要求2所述的半导体器件，其中所述第三元件隔离层在所述第四半导体层中。4.根据权利要求1所述的半导体器件，其中所述第一元件隔离层完全分离所述第一半导体层和所述第二半导体层。5.根据权利要求1所述的半导体器件，其中所述第一杂质区和所述第二杂质区彼此部分地接触。6.根据权利要求1所述的半导体器件，其中所述第二元件隔离层在所述第三半导体层中。7.根据权利要求1所述的半导体器件，还包括：第一阱接触件，其在通过所述第三半导体层和所述第一掩埋绝缘层暴露出的所述第一半导体层上。8.根据权利要求7所述的半导体器件，还包括：第二阱接触件，其在通过所述第四半导体层和所述第二掩埋绝缘层暴露出的所述第二半导体层上。9.根据权利要求1所述的半导体器件，其中，使用所述第一半导体层和所述第三半导体层作为电极并且使用所述第一掩埋绝缘层作为电介质来形成电容器。10.根据权利要求1所述的半导体器件，其中所述第二元件隔离层不在所述第一杂质区和所述第二杂质区之间。11.根据权利要求1所述的半导体器件，其中所述第一晶体管包括第一源极漏极区，所述第二晶体管包括第二源极漏极区，并且所述第二元件隔离层在所述第一源极漏极区和所述第二源极漏极区之间。12.根据权利要求1所述的半导体器件，其中所述第三半导体层具有所述第一导电类型，并且所述第四半导体层具有所述第二导电类型。13.根据权利要求1所述的半导体器件，其中所述第三半导体层具有所述第二导电类型，并且所述第四半导体层具有所述第一导电类型。14.一种半导体器件，包括：衬底；第一导电类型的第一杂质区以及第二导电类型的第二杂质区，其在所述衬底上彼此接触；第二导电类型的第一半导体层，其在所述第一杂质区上；第一导电类型的第二半导体层，其在所述第二杂质区上；掩埋绝缘层，其在所述第一半导体层和所述第二半导体层上；第三半导体层，其与所述第一半导体层重叠，以及第四半导体层，其在所述掩埋绝缘层上与所述第二半导体层重叠；第一元件隔离层，其在所述第三半导体层中；以及第二元件隔离层，其完全地将所述第一半导体层和所述第二半导体层分离。15.根据权利要求14所述的半导体器件，还包括：第一晶体管和第二晶体管，其在所述第一半导体层上的所述第一元件隔离层的两侧；以及第三晶体管，其在所述第二半导体层上。16.根据权利要求15所述的半导体器件，还包括：第三元件隔离层，其在所述第四半导体层中，以及第四晶体管，其在所述第二半导体层上，其中所述第三晶体管在所述第三元件隔离层的一侧，并且所述第四晶体管在所述第三元件隔离层的另一侧。17.根据权利要求14所述的半导体器件，还包括：第一阱接触件，其在通过所述第三半导体层和所述掩埋绝缘层暴露出的所述第一半导体层上。18.根据权利要求17所述的半导体器件，还包括：第二阱接触件，其在通过所述第四半导体层和所述掩埋绝缘层暴露出的所述第二半导体层上。19.一种半导体器件，包括：衬底；第一导电类型的第一杂质区，其在所述衬底上；第二导电类型的第二杂质区，其在所述衬底上以与所述第一杂质区相邻；第二导电类型的第一半导体层，其在所述第一杂质区上；第一导电类型的第二半导体层，其在所述第二杂质区上；第一掩埋绝缘层，其在所述第一半导体层上；第二掩埋绝缘层，其在所述第二半导体层上；第三半导体层，其在所述第一掩埋绝缘层上；第四半导体层，其在所述第二掩埋绝缘层上；第一晶体管，其在所述第一半导体层上；第二晶体管，其在所述第二半导体层上；第一元件隔离层，其分离所述第一晶体管和所述第二晶体管；第二元件隔离层，其在所述第三半导体层中，并且比所述第一元件隔离层浅；以及第一阱接触件，其连接到所述第一半导体层，所述第一阱接触件不在所述第一晶体管和所述第一元件隔离层之间。20.根据权利要求19所述的半导体器件，还包括：第三晶体管，其在所述第一半导体层上并且通过所述第二元件隔离层与所述第一晶体管分离。

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