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申请/专利权人：杭州电子科技大学;杭州电子科技大学富阳电子信息研究院有限公司

摘要：本发明公开了一种基于FPGA的高速数据采集系统，FPGA、USB和PC端依次连接，所述AD采集卡与FPGA连接，所述FPGA包括数据传输物理层协议IP核、解数据传输协议IP核、ADC数据处理器、总线互联IP核、XDMA控制器、FDMA控制器、时钟模块、DDR3内存、DDR3控制器、时钟缓冲器和串口模块；所述PC端包括控制信息串口配置部和数据采集部。本发明通过PC端对不同模式进行的切换，可以满足多种应用场景下系统的要求，在高速数据实时采集系统如高速通信系统中具有很好的应用价值。

主权项：1.一种基于FPGA的高速数据采集系统，其特征在于，包括FPGA、USB、PC端和AD采集卡；其中，所述FPGA、USB和PC端依次连接，所述AD采集卡与FPGA连接，所述FPGA包括数据传输物理层协议IP核、解数据传输协议IP核、ADC数据处理器、总线互联IP核、XDMA控制器、FDMA控制器、时钟模块、DDR3内存、DDR3控制器、时钟缓冲器和串口模块；所述PC端包括控制信息串口配置部和数据采集部；所述串口模块包括总线控制器和SPI配置器，所述时钟模块为串口模块、ADC数据处理器、FDMA控制器、总线互联IP核、DDR3控制器、XDMA控制器提供参考时钟，时钟缓冲器对外界提供的时钟进行缓冲后提供给数据传输物理层协议IP核和解数据传输协议IP核，数据传输物理层协议IP核转完8b10b码后，将八通道数据传给解数据传输协议IP核，对数据进行解析后，由AXI_stream数据流传给ADC数据处理器，处理完后的原始数据经FDMA控制器后转为总线数据，再经DDR3控制器发给DDR3内存存储，当PC端请求读取数据的时候，就从DDR3内存中将数据读取；所述控制信息串口配置部包括AD读写配置模块和总线寄存器配置读写模块，PC端向FPGA下发指令，由FPGA处理后，通过写AD读写配置模块对AD采集卡进行模式配置，通过写总线寄存器配置读写模块对数据传输物理层协议IP核和解数据传输协议IP核进行空间配置。

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