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申请/专利权人：苏州盛科通信股份有限公司
摘要：本发明公开了一种降低芯片Pipeline时间戳总线位宽的方法，该方法包括以下步骤：当入方向的时间戳捕获模块捕捉到M位入方向时间戳时，将所述M位入方向时间戳的低位N位入方向时间戳编码到报文信息总线中，其中N小于M；所述出方向的时间戳捕获模块向时钟引擎发送捕获信号，所述时钟引擎捕捉到M位出方向时间戳并传入时间戳转换模块；所述时间戳转换模块基于M位出方向时间戳和所述报文信息总线中低位N位入方向时间戳转换得到M位入方向时间戳；以及报文编辑模块接收所述M位入方向时间戳，并将所述M位入方向时间戳编辑到报文预先定义的位置。该方法能够有效降低交换芯片携带的时间戳的pipeline总线宽度。
主权项：1.一种降低芯片Pipeline时间戳总线位宽的方法，所述芯片具有入方向的时间戳捕获模块以及出方向的时间戳捕获模块和时间戳转换模块，其特征在于，所述方法包括：当入方向的时间戳捕获模块捕捉到M位入方向时间戳时，将所述M位入方向时间戳的低位N位入方向时间戳编码到报文信息总线中，其中N小于M；所述出方向的时间戳捕获模块向时钟引擎发送捕获信号，所述时钟引擎捕捉到M位出方向时间戳并传入时间戳转换模块；所述时间戳转换模块基于M位出方向时间戳和所述报文信息总线中低位N位入方向时间戳转换得到M位入方向时间戳；以及报文编辑模块接收所述M位入方向时间戳，并将所述M位入方向时间戳编辑到报文预先定义的位置。
全文数据：
权利要求：
百度查询： 苏州盛科通信股份有限公司 一种降低芯片Pipeline时间戳总线位宽的方法及应用
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