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申请/专利权人：广州智明微电子科技有限公司

摘要：本发明属于功率半导体器件技术领域，公开了一种集成MOS型智能功率开关。本发明首先提出一种集成MOS型功率半导体器件，在同一衬底上集成两个MOS器件，通过介质隔离区将两个MOS器件隔离，以抵挡器件之间的横向耐压，还通过低电阻率区使一个MOS的源极和另一个MOS的漏极相连，低电阻率区提供低阻抗通道，以实现高效紧凑的串联连接，进一步可将控制电路和本发明所提集成MOS型功率半导体器件集成在同一衬底上，形成集成MOS型智能功率开关，利于减小芯片占用PCB板的面积，实现高功率密度，降低温度波动，减小传输延迟，降低电磁干扰等。本发明有助于实现高效的电流控制和开关管理，特别是在需要高电压和电流控制的应用场合，比如BUCK电路、BOOST电路以及半桥电路等等。

主权项：1.一种集成MOS型功率半导体器件，其特征在于，其元胞结构包括从下至上依次层叠设置的第一金属化漏极10、第一N+漏区9以及N-外延层8；N-外延层8在沿其左右方向的中间位置设有纵向布置的第一沟槽26，所述第一沟槽26从N-外延层8的上表面向下延伸至第一N+漏区9的上表面；在第一沟槽26内填充有介质材料22，以形成介质隔离区；在第一沟槽26右侧设有与第一沟槽26的右侧面相互接触的N+低电阻率区20，N+低电阻率区20从N-外延层8的上表面向下延伸至第一N+漏区9的上表面；第一沟槽26的左侧设置有沟槽栅结构和第一P型基区5；所述沟槽栅结构下表面的结深大于第一P型基区5下表面的结深；第一P型基区5有两个，且均包含在所述N-外延层8的左侧区域中，两个第一P型基区5分别位于N-外延层8左侧区域中的顶部左侧以及右侧位置；沟槽栅结构位于两个所述第一P型基区5之间；两个所述第一P型基区5中位置相对靠右的第一P型基区5与第一沟槽26的左侧面相互接触；第一P型基区5包含第一P+低电阻率区4和第一N+源区3，第一P+低电阻率区4和第一N+源区3均位于第一P型基区5的顶部且侧面相互接触；沟槽栅结构包含第二沟槽25、第一栅电极2、屏蔽栅电极7和介质层6，第一栅电极2和屏蔽栅电极7分别位于所述第二沟槽25内的上部和下部；第二沟槽25内的其他区域填充有介质层6，介质层6对第一栅电极2和屏蔽栅电极7分别形成包围，且将所述第一栅电极2和屏蔽栅电极7隔离开；所述屏蔽栅电极7周围的介质层厚度大于第一栅电极2周围的介质层厚度；屏蔽栅电极7与第一金属化源极1或者与第一栅电极2相连；第二沟槽25的侧面与第一P型基区5、第一N+源区3的侧面均接触；N+低电阻率区20的右侧设置有P型阱区11和平面栅结构；其中P型阱区11包含在N-外延层8的右侧区域中；P型阱区11的左侧面与N+低电阻率区20的右侧面相互接触；P型阱区11包含第二P型基区19和N-漂移区12；第二P型基区19和N-漂移区12均位于P型阱区11的顶部且侧面相互接触，且第二P型基区19位于N-漂移区12的左侧；第二P型基区19的左侧面与N+低电阻率区20的右侧面相互接触；第二P型基区19包含第二P+低电阻率区18和第二N+源区17；第二P+低电阻率区18和第二N+源区17均位于第二P型基区19的顶部左侧区域且侧面相互接触；第二N+源区17位于第二P+低电阻率区18的右侧；第二P+低电阻率区18的左侧面与N+低电阻率区20的右侧面相互接触；第二P型基区19顶部右侧区域位于第二N+源区17右侧面与第二P型基区19右侧面之间；所述N-漂移区12包含第二N+漏区13；第二N+漏区13位于N-漂移区12的顶部右侧区域，N-漂移区12的顶部左侧区域位于第二N+漏区13的左侧面与N-漂移区12的左侧面之间；所述平面栅结构包含第二栅氧化层16和第二栅电极15，其中第二栅氧化层16位于所述第二P型基区19顶部右侧区域的正上方；第二栅氧化层16的底面与第二N+源区17的顶面右侧部分区域、第二P型基区19顶部右侧区域以及N-漂移区12的顶部左侧区域均接触；所述第二栅电极15设置于所述第二栅氧化层16的顶部表面；在N-外延层8的上方设有绝缘层23，绝缘层23内设有通孔24；在绝缘层23上方设有第一金属化源极1、第二金属化源极21和第二金属化漏极14；第一金属化源极1位于第一P+低电阻率区4、第一N+源区3和沟槽栅结构的上方；第二金属化源极21位于N+低电阻率区20、第二P+低电阻率区18和第二N+源区17的上方；第二金属化漏极14位于第二N+漏区13的上方；第一金属化源极1通过通孔24与第一P+低电阻率区4和第一N+源区3进行欧姆接触；第二金属化源极21通过通孔24与N+低电阻率区20、第二P+低电阻率区18和第二N+源区17进行欧姆接触；第二金属化漏极14通过通孔24与第二N+漏区13进行欧姆接触。

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