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申请/专利权人：南京极景微半导体有限公司

摘要：本发明涉及一种基于菊花链的时钟偏斜校准系统、方法、设备及计算机存储介质，该系统包括至少两个相互独立的时钟通道单元，至少一个鉴相器，至少一个状态机；所述时钟单元包括可控延迟链单元和驱动单元。在每两个相邻的通道放置一个鉴相器，然后校准状态机根据该鉴相器的输出调整每个时钟通道上的可控延迟链，直到这两个通道输出偏斜足够小为止；按照这种方式依次校准所有通道：通道0+通道1，通道1+通道2，通道2+通道3。根据我们以前的项目经验，65nmCMOS工艺下这种方式可以将相邻通道偏斜校准到1ps以内，180nmCMOS工艺下可以校准到2ps以内；对于10通道输出的芯片累积最差输出偏斜可以控制在6ps范围内。

主权项：1.一种基于菊花链的时钟偏斜校准系统的时钟偏斜校准方法，其特征是，该校准方法基于时钟偏斜校准系统实现，所述时钟偏斜校准系统包括至少两个相互独立的时钟通道单元，至少一个鉴相器，至少一个状态机；所述时钟通道单元包括可控延迟链单元和驱动单元；所述鉴相器与相邻时钟通道的驱动单元输出连接，用于获取并比较相邻时钟通道驱动单元的输出信号的时钟相位；所述状态机分别与所述鉴相器输出、第一时钟通道的可控延迟链、第二时钟通道的可控延迟链相连，用于根据所述鉴相器的比较结果确定相邻时钟通道的延迟量；第一时钟通道单元的可控延迟链单元分别与所述状态机、第一时钟通道单元的驱动单元相连，用于根据所述状态机确定的延迟量对第一时钟通道单元的时钟信号进行调节；第二时钟通道单元的可控延迟链单元分别与所述状态机、第二时钟通道单元的驱动单元相连，用于根据所述状态机确定延迟量对第二时钟通道单元的时钟信号进行调节；所述驱动单元与所述可控延迟链相连，用于将可控延迟链调整后的时钟信号输出为同步时钟信号；所述鉴相器用于确定相邻时钟通道时钟信号的先后顺序；所述状态机与鉴相器相连，用于根据相邻通道时钟信号的先后顺序和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；所述鉴相器还用于确定相邻时钟通道时钟信号的相位差值；所述状态机与鉴相器相连，用于根据相邻通道时钟信号的相位差值和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；第一时钟通道的所述可控延迟链单元与状态机单元的输出相连，用于根据状态机输出的延迟量对第一通道单元的时钟信号进行调节；第二时钟通道的所述可控延迟链单元与状态机单元的输出相连，用于根据状态机输出的延迟量对第二通道单元的时钟信号进行调节；所述时钟偏斜校准方法通过在每两个相邻的通道放置一个鉴相器，然后校准状态机根据该鉴相器的输出调整每个时钟通道上的可控延迟链，直到这两个通道输出偏斜小于预定值为止；具体来说，所述时钟偏斜校准方法包括如下步骤：步骤1、通过鉴相器单元获取并比较第一通道时钟信号和第二通道时钟信号的相位差；步骤2、通过状态机单元获取第一通道时钟信号可控延迟单元的延迟量；步骤3、通过状态机单元获取第二通道时钟信号可控延迟单元的延迟量；步骤4、通过第一通道单元的可控延迟单元根据延迟量对第一通道的时钟信号的相位进行调节；步骤5、通过第二通道单元的可控延迟单元根据延迟量对第二通道的时钟信号的相位进行调节；步骤6、重复步骤1至步骤5，依次校准第二通道时钟和第三时钟通道的相位差；所述鉴相器获取并比较相邻时钟通道驱动单元的输出信号的时钟相位；所述状态机根据所述鉴相器的比较结果确定相邻时钟通道的延迟量；第一时钟通道单元的可控延迟链单元根据所述状态机确定的延迟量对第一时钟通道单元的时钟信号进行调节；第二时钟通道单元的可控延迟链单元根据所述状态机确定延迟量对第二时钟通道单元的时钟信号进行调节；所述驱动单元将可控延迟链调整后的时钟信号输出为同步时钟信号；所述鉴相器单元进一步确定相邻时钟通道时钟信号的先后顺序；所述状态机单元根据相邻通道时钟信号的先后顺序和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；所述鉴相器单元进一步确定相邻时钟通道时钟信号的相位差值；所述状态机单元根据相邻通道时钟信号的相位差值和预设的时钟相位来确定第一时钟通道的可控延迟链和第二时钟通道的可控延迟链的延迟量；第一时钟通道的所述可控延迟链单元根据状态机输出的延迟量对第一通道单元的时钟信号进行调节；第二时钟通道的所述可控延迟链单元根据状态机输出的延迟量对第二通道单元的时钟信号进行调节。

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