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申请/专利权人：中电科申泰信息科技有限公司

摘要：本发明涉及一种基于多核AI芯片的DMA访存优化方法，所述DMA访存优化方法基于数据合并传输方式实现，其DMA中包括主机Master模块和从机Slave模块，所述主机Master模块具有指令信息接收、存储、发送以及提交释放；所述从机Slave模块具有被动接收主机Master发来的合并写请求和来自片上互连网络结构的写响应。所述的DMA访存优化方法中设计采用DMA数据传输采用数据合并传输机制，避免多个DMA同时启动所造成的开销和浪费，减少了核外存储体DRAM的访问次数和翻页次数，大大地提高了DRAM的访问效率和写命中率，减少了访存延时，从而提高了数据传输带宽。

主权项：1.一种基于多核AI芯片的DMA访存优化方法，所述DMA访存优化方法基于数据合并传输方式实现，其特征在于，其DMA中包括主机Master模块和从机Slave模块，所述主机Master模块具有指令信息接收、存储、发送以及提交释放，包括如下步骤：步骤S1：在接收寄存器配置模块配置的寄存器信息之前，写系统初始化；其中参数体存储体ParaBuffer所有空间初始化，建立ID与寄存器配置信息的直接对应关系；此外，2个GPIP内的FIFO也要初始化，即GPIP子模块中读写请求控制与计算模块将所有的ID信息存入到FIFO中，将写指针写满，建立ID与FIFO中数据的逐一映射关系；步骤S2：当写系统初始化完成后，主机Master模块便接收来自寄存器配置模块配置的寄存器配置信息和来自片上互联网络的写响应；步骤S3：GPIP模块读写请求与控制模块从参数体存储体ParaBuffer中读取寄存器配置信息，通过寄存器配置信息中的请求源选择向量SrcVec将指令信息通过片上互联网路发送到其它对应节点中，寄存器配置信息包括数据合并传输模式Mode、请求源选择向量SrcVec、合并循环次数Shift、合并步长Step和合并传输粒度Grid，并更新4个寄存器的值，即SrcVec_tmp寄存器、SCR从机计数寄存器、OR数据传输结束寄存器、Retvec返回响应标示寄存器；步骤S4：当数据传输完成后，主机Master模块接收来自片上互联网络的返回写响应，判断是否为本核心的写响应，并根据SCR寄存器和OR寄存器判断是否传输结束；确认完成后，参数体存储体ParaBuffer和GPIP模块中需要ID释放存储在存储实体中的指令，释放出存储空间，方便下次配置；同时将完成信息发送到其它AI计算核心的读写控制单元。

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