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申请/专利权人：惠州市伟乐科技股份有限公司

摘要：本发明公开了一种GMII数据发送方法。所述方法包括：基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出；根据速率模式确定数据发送的传输模式为1000M传输模式或10100M传输模式；若传输模式为1000M传输模式，将轮流读出的所述两乒乓存储器的以太网数据通过触发器输出给PHY层；若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。本发明还相应公开了一种GMII数据发送装置。应用本发明技术方案，能够提高GMII接口，数据由MAC层向PHY传输的时序稳定性。

主权项：一种GMII数据发送方法，其特征在于，所述方法包括：基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出；根据速率模式，确定数据发送的传输模式为1000M传输模式或10100M传输模式；若传输模式为1000M传输模式，将轮流读出的所述两乒乓存储器的以太网数据通过触发器输出给PHY层；若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。

全文数据：GMII数据发送方法和装置技术领域[0001]本发明涉及以太网数据传输接口技术领域，特别是涉及一种GMII数据发送方法和装置。背景技术[0002]随着以太网技术的迅速发展和普及，以太网设备的吞吐率不断提升，网络的规模不断扩大，高速网络接口的稳定性面临巨大挑战。GMI1GigabitMediumIndependentInterface，千兆媒体独立接口）作为一种MACMediumAccessControl，介质访问控制层与PHY物理层芯片之间的高速以太网传输接口，对时序可靠性要求极高，其稳定性关系到以太网数据链路层到物理层的信号的正确传输。[0003]根据IEEE8〇2.3_2〇00，GMII为8位并行同步接口，兼容MII规定的10100M传输模式。GMII的数据发送部分至少包括下列信号：[0004]GTXCLK——1000M传输模式的工作时钟，频率为125MHz。[0005]TXCLK——10100M传输模式的工作时钟，在100M传输模式下为25MHZ，在10M传输模式下为2.5MHz。[0006]TXD[7:0]——数据发送信号，在10100M传输模式下只有低4位数据有效。[0007]IEEE802.3-2000同时规定：1000M传输模式的工作时钟GTXCLK由GMII向PHY提供，TXD与GTXCLK同步；10100M传输模式的工作时钟TXCLK，由PHY向GMII接口提供，TXD与TXCLK同步。[0008]现有GMII接口的数据发送部分的逻辑实现如图1所示。该结构采用组合逻辑门控时钟结合异步FIFOFirstInputFirstOutput，先入先出队列）的设计方式。如图1所示，GMII接口与PHY通过MDI0MDC协商当前的速率模式speedjiiode。来自MAC层的以太网数据mac_tX_data首先写入异步FIFO。在FIFO读数据时钟输入端，通过数据选择器MUX的Speedjnode信号选择l25MHz的GTXCLK时钟或TXCLK时钟2_525MHz作为读时钟。在FIR读出数据时，1000M传输模式下，每个125MHz时钟周期读出一"1^8位并行数据，触发器再将整个8位数据锁存发送至PHY。为了获取最大的数据建立保持时间SLACK，需要将125MHz的时钟反向输出。在10100M传输模式下，每两个TXCLK时钟周期由HF0读出一个8位并行数据，后级触发器在每个TXCLK时钟周期轮流锁存发送S位并行数据中的高4位或低4位作为输出。[0009]发明人在研究中发现，现有GMII接口数据发送部分的逻辑实现结构至少存在下列技术问题：[0010^1FIFO的读时钟由组合逻辑产生，产生的时钟抖动、偏移以及毛刺将会对时序稳定|"生广生致命影响。如果米用ASICApplicationSpecificIntegratedCircuit，专用集成电路实现GMII，需要进行复杂的后端设计去约束组合逻辑时钟。而如果采用可编程逻辑来实现GMII，将无法约束组合逻辑产生的时钟的周期和频率，并且多数可编程逻辑是自动布线，在多次重复编译过程中，每次布线结果都不相同，时钟质量无法保证。[0011]⑵现有技术采用FIFO缓存数据同样存在风险。以太网数据帧的有效长度可变，由于以太网传输抖动特性，某时刻FIFO可能缓存多个以太网帧，一旦读写异常，从异常时刻起之后的读数据无法恢复帧同步。同时，FIFO读时钟由组合逻辑产生，会加大nF〇读写异常出现的几率。[0012]此外，触发器进行位宽选取锁存再输出，在组合逻辑产生时钟的抖动的影响^，也会造成不能正常输出数据。’’发明内容[0013]基于此，有必要提供一种GMII数据发送方法和装置，能够提高GMII接口，数据由MAC层向PHY传输的时序稳定性。[0014]一种GMII数据发送方法，包括：[0015]基于l25MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出；[0016]根据速率模式，确定数据发送的传输模式为1000M传输模式或1〇1〇〇M传输模式；[0017]若传输模式为1000M传输模式，将轮流读出的所述两兵兵存储器的以太网数据通过触发器输出给PHY层；[0018]若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。[0019]在一个实施例中，所述采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式将轮流读出的所述两乒乓存储器的以太网数据进行输出，包括：[0020]在1000M传输模式，每个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每个统一时钟域时钟周期锁存输出整个一字节数据；[0021]在100M传输模式，每10个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每5个统一时钟域时钟周期轮流锁存输出低或高四位数据；[0022]在10M传输模式，每100个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每50个统一时钟域时钟周期轮流锁存输出低或高四位数据。[0023]在一个实施例中，所述若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层的步骤，包括：[0024]采用2.525MHz时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立所述输出数据时间基准;所述数据存储器为存储轮流读出的所述两乒乓存储器的以太网数据的存储器。[0025]在一个实施例中，所述采用2.525MHZ时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立所述输出数据时间基准的步骤，包括：[0026]所述数据存储器预存储N字节以太网数据之后，进入输出状态;采用2.525MHZ时钟的上升沿或下降沿作为基准，延迟202个125MHZ统一时钟域时钟周期输出以太网数据，从而使得输出数据的建立时间为303个125MHZ统一时钟域时钟周期，保持时间为202个125MHZ统一时钟域时钟周期；[0027]所述数据存储器深度至少为2N，N为整数，不小于2。[0028]在一个实施例中，所述数据存储器仅在10100M传输模式下存储所述以太网数据。[0029]一种GMII数据发送装置，包括：[0030]乒乓存储模块，用于基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出；[0031]同步传输模块，用于根据速率模式信号，确定数据发送的传输模式为1000M传输模式或10100M传输模式;若传输模式为1000M传输模式，将轮流读出的所述两乒乓存储器的以太网数据通过触发器输出给PHY层;若传输模式为i〇i〇〇m传输模式，在i25Mhz统一时钟域建立以太网数据与PHY提供的2_525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。[0032]在一个实施例中，所述乒乓存储模块，用于：[0033]采用乒乓存储架构的两乒乓存储器，每个存储器存储一个以太网帧，并轮流读写两个乒乓存储器；[0034]在1000M传输模式，每个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每个统一时钟域时钟周期锁存输出整个一字节数据；[0035]在100M传输模式，每10个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每5个统一时钟域时钟周期轮流锁存输出低或高四位数据；[0036]在10M传输模式，每100个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每50个统一时钟域时钟周期轮流锁存输出低或高四位数据。[0037]在一个实施例中，所述同步传输模块，用于在传输模式为10100M传输模式时，采用2.525MHz时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立所述输出数据时间基准;所述数据存储器为所述同步传输模块内部的用于存储轮流读出的所述两乒乓存储器的以太网数据的存储器。[0038]在一个实施例中，所述同步传输模块，用于控制所述数据存储器预存储N字节以太网数据之后，进入输出状态;采用2_525MHZ时钟的上升沿或下降沿作为基准，延迟202个125MHZ统一时钟域时钟周期输出以太网数据，从而使得建立时间为303个125MHZ统一时钟域时钟周期，保持时间为2〇2个125MHZ统一时钟域时钟周期；[0039]所述数据存储器深度至少为2N，N为整数，不小于2。[0040]在一个实施例中，所述数据存储器仅用于在10100M传输模式下存储所述以太网数据。[0041]上述GMII数据发送方法和装置，基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并轮流读出两乒乓存储器的以太网数据，在125MhZ统一时钟域建立与PHY提供的2.525Mhz时钟同步的输出数据时间基准，相比于现有技术的采用逻辑门控时钟以及异步FIFO缓存数据的技术方案，避免了逻辑门时钟和FIR的缺陷，提高了数据发送的时序稳定性。附图说明_[0042]图1为传统技术中GMII的数据发送部分的结构示^图；[0043]图2为一个实施例中的GMII数据发送装置的结构示意图；[0044]图3为一个实施例中GMII数据发送装置中同步传输模块的部分结构示意图；[0045]图4为一个实施例中同步传输模块在100M传输模式中中数据存储模块的读写时序示意图。具体实施方式[0046]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。[0047]参见图2,在一个实施例中提供了一种GMII数据发送装置，用于将MAC层的以太网数据发送给PHY层。该GMII发送装置包括：[0048]乒乓存储模块I，用于基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器RA1U^RAM_B接收MAC层传输的以太网数据，轮流读出两乒乓存储器的以太网数据，并根据速率模式信号speedjnode将轮流读出的所述两乒乓存储器的以太网数据进行输出。[0049]同步传输模块II，用于根据速率模式信号speed_m〇de，确定数据发送的传输模式为1000M传输模式或10100M传输模式;若传输模式为1000M传输模式，将轮流读出的两兵兵存储器的以太网数据通过触发器（具体包含在clk_sys_unit逻辑单元中）输出给PHY层；若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。[0050]具体的，本实施例中的电路采用PLL提供的125MHz同一时钟域时钟。RAM_A、RAM_B以及存储器控制器RAM_CTRL1组成的乒乓操作结构，用于接收MAC层的以太网数据，并按照协商的速率模式，轮流输出通过RAM_CTRL1控制数据选择器MUX的选通信号相应格式的数据供后续处理。其中，相应格式的数据处理过程包括：[0051]采用乒乓存储架构的两乒乓存储器，每个存储器存储一个以太网帧，并轮流读写两个乒乓存储器；[0052]在1000M模式下，每个统一时钟周期读出所述乒兵存储器一字节以太网数据，触发器每个统一时钟周期锁存整个字节数据作为输出。[0053]在100M传输模式，每10个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每5个统一时钟域时钟周期轮流锁存输出低或高四位数据作为输出；[0054]在10M传输模式，每100个统一时钟域时钟周期读出所述乒兵存储器中存储的一字节以太网数据，再通过触发器按照每5〇个统一时钟域时钟周期轮流锁存输出低或高四位数据作为输出。[0055]所述的RAM-A、RAM-B各存储一个以太网帧，根据以太网协议，其容量的最小值为1518字节。[0056]数据从乒乓存储模块I输出后进入同步传输模块II。同步传输模块„的任务是实现输出数据与时钟的同步，并最大的获得建立保持时间SLACK。[OO57]GMII接口与PHY之间的速率模式由MDCMDIO协商确定。同步传输模块（n的^、sys_unit单元的结构如图3所示。[0058]在1000M传输模式下，在每个125MHZ统一时钟域的时钟周期，读取一字节以太网数据（由RAM_A和RAM_B中轮流读出），通过两级触发器锁存这一字节以太网数据作为输出发送给PHY层。本实例是用FPGA实现的，1000M模式的l25Mhz输出时钟GTXJXK采用DDIO对锁相环PLL输出的l25Mhz时序反向输出，而同时数据输出端口采用FAST—OUTPUT寄存器输出，由于DDIO输出数据与FAST_OUTPUT寄存器输出数据有稳定的相位关系。故采用此方法取代反相器作为时钟反向的办法，可获得稳定的时序特性。[0059]当传输模式为10100M传输模式，2.525MHz时钟由PHY向GMII提供。由于两时钟来自不同的时钟源，所以具有不同的时基以及抖动与漂移参数，两个时钟源之间必然存在时钟偏差。当偏差经过积累效应，超过了一个数据周期，必然造成时钟同步失败，PHY将不能正常采样数据。同步传输模块需要采用2•525MHz时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立输出数据时间基准。在本实施例中，数据存储器（图3中的_为同步传输模块内部的用于存储轮流读出的两乒乓存储器的以太网数据的存储器。处理过程的基本原理包括仅以2.525Mhz时钟的上升沿为例）：[0060]1在l25Mhz时钟域里，通过检测2.525mhz时钟上升沿来产生数据存储器RAM的读地址计数，产生读数据，可以消除由125Mhz时钟超前2.525Mhz时钟产生的时钟偏差。即本地时钟域数据若超前于2•525Mhz时钟，则该数据只会暂时寄存在存储器内。[0061]2若2.525Mhz超前于125Mhz，读速率必然超前于写速率，因此在开始一个以太网帧的读取时，需预先写入N个数据。假设在一个以太网帧输出时间段内2.525Mhz时钟最多超前于125Mhz时钟N个数据周期，则整个数据存储器的存储深度为2N。考虑到2.525Mhz时钟沿间隔为1个数据周期数据周期在100M传输模式为5个统一时钟域时钟周期，在10M传输模式为5〇个统一时钟域时钟周期），并且从检测到2.525Mhz时钟沿到读数据输出需要延迟时间以满足最大的建立保持时间，因这两点所以N至少为2。以及一般地，根据PHY时钟参数性能程度设定N值，正常情况，N值应该接近2，N值越大抗时钟抖动能力越强，但消耗了越多存储资源。由于该方案所需存储容量极小，数据存储器可以由寄存器取代。进一步的，数据存储器仅用于在10100M传输模式下存储以太网数据，在1000M传输模式中，以太网数据会有触发器发送给PHY。[0062]根据上述原理，数据存储器RAM的读写时序如图4所示这里以100M传输模式为例，10M传输模式与此类似，不作赘述）：[0063]数据存储器读写时序包括：[0064]写时序：[0065]当检测到以太网帧起始，每个数据周期写入一个数据如图4的written信号与write_data信号波形。如（1所示时刻开始，写地址从〇到2N-1循环计数。[0066]读时序：[0067]当写地址计数到N-1，表示存储器已经存入帧的前面N个数据，状态机进入输出状态OUTPUT如时刻2所示。接下来准备产生读地址。[0068]为了获取最大的建立保持时间SLACK，TXCLK上升沿应尽量靠近于读数据周期中心。为此，在状态机STATE进入OUTPUT状态后，开始检测TXCLK的上升沿，首先检测到第一个上升沿3，并将这个这个上升沿作为产生读数据的时间基准，而下一个TXCLK上升沿作为与读数据同步的时钟脉冲。[0069]两个相邻的TXCLK上升沿之间的间隔为5个125M周期（10M模式为50个），因此作为基准的上升沿3与读数据的产生5相隔2个周期，则TXCLK上升沿位于读数据产生后3周期处即（6，此时setup_time为3个时钟周期，hold_time为2个时钟周期。[0070]这样即使由于125Mhz时钟与2.525Mhz时钟的偏差，125Mhz检测未能及时检测到2.525Mhz的上升沿而在其发生之后的一个统一时钟周期才检测出来，建立时间也能维持2周期，保持时间为3周期。读数据应当在上升沿3之后的时刻5产生。[0071]根据采用的存储器不同，读地址的产生和读数据的输出间隔周期数不同。本方案采用的可编程逻辑，读地址产生⑷和读数据的输出⑸间隔一个周期。[0072]建立输出数据时间基准之后，同步输出模块按下列方式之一输出数据：[0073]在一个实施例中，基于图2至图3中的硬件电路，提供了一种GMII数据发送方法。该方法用于实现GMII接口将MAC层数据发送给PHY层。该方法包括下列步骤：[0074]基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出。[0075]根据速率模式，确定数据发送的传输模式为1000M传输模式或10100M传输模式。[0076]若传输模式为1000M传输模式，将轮流读出的两乒乓存储器的以太网数据通过触发器输出给PHY层。若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。[0077]具体的，在1000M传输模式，每个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每个统一时钟域时钟周期锁存输出整个一字节数据;在100M传输模式，每10个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每5个统一时钟域时钟周期轮流锁存输出低或高四位数据;在10M传输模式，每100个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每50个统一时钟域时钟周期轮流锁存输出低或高四位数据。[0078]当传输模式为101001!传输模式，需要在1251^统一时钟域建立与?册提供的2.525Mhz时钟同步的输出数据时间基准。具体通过采用2.525MHZ时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式来实现。在数据存储器预存储N字节以太网数据之后，进入输出状态。采用2.525MHZ时钟的上升沿或下降沿作为基准，延迟2〇2个125MHZ统一时钟域时钟周期输出以太网数据，从而使得建立时间为303个125MHZ统一时钟域时钟周期，保持时间裕度为202个125MHZ统一时钟域时钟周期。在此，数据存储器深度至少为2N，N为整数，不小于2。在此，同步传输模块的数据存储器的读数据仅在10100M传输模式下存储所述以太网数据。[0079]上述GMII数据发送方法和装置，基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并轮流读出两乒乓存储器的以太网数据，并且当传输模式为10100M传输模式，在125Mhz统一时钟域建立与PHY提供的2.525Mhz时钟同步的输出数据时间基准，相比于现有技术的采用逻辑门控时钟以及异步FIFO缓存数据的技术方案，避免了逻辑门时钟和FIFO的缺陷，提高了数据发送的时序稳定性。[0080]以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

权利要求：1.一种GMII数据发送方法，其特征在于，所述方法包括：基于l25MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出；根据速率模式，确定数据发送的传输模式为1000M传输模式或10100M传输模式；若传输模式为1000M传输模式，将轮流读出的所述两乒乓存储器的以太网数据通过触发器输出给PHY层；若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。2.根据权利要求1所述的方法，其特征在于，所述采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式将轮流读出的所述两乒乓存储器的以太网数据进行输出，包括：在1000M传输模式，每个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每个统一时钟域时钟周期锁存输出整个一字节数据；在100M传输模式，每10个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每5个统一时钟域时钟周期轮流锁存输出低或高四位数据；在10M传输模式，每100个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每50个统一时钟域时钟周期轮流锁存输出低或高四位数据。3.根据权利要求1所述的方法，其特征在于，所述若传输模式为10100M传输模式，在125Mhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层的步骤，包括：采用2.525MHZ时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立所述输出数据时间基准;所述数据存储器为存储轮流读出的所述两乒乓存储器的以太网数据的存储器。4.根据权利要求3所述的方法，其特征在于，所述采用2.525MHZ时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立所述输出数据时间基准的步骤，包括：所述数据存储器预存储N字节以太网数据之后，进入输出状态;采用2.525MHZ时钟的上升沿或下降沿作为基准，延迟202个125MHZ统一时钟域时钟周期输出以太网数据，从而使得输出数据的建立时间为303个125MHZ统一时钟域时钟周期，保持时间为202个125MHZ统一时钟域时钟周期；所述数据存储器深度至少为2N，N为整数，不小于2。5.根据权利要求4所述的方法，其特征在于，所述数据存储器仅在10100M传输模式下存储所述以太网数据。6.—种GMII数据发送装置，其特征在于，所述装置包括：乒乓存储模块，用于基于125MHz统一时钟域，采用乒乓存储架构的两乒乓存储器接收MAC层传输的以太网数据，并根据速率模式信号将轮流读出的所述两乒乓存储器的以太网数据进行输出；同步传输模块，用于根据速率模式信号，确定数据发送的传输模式为1000M传输模式或10100M传输模式;若传输模式为1000M传输模式，将轮流读出的所述两乒乓存储器的以太网数据通过触发器输出给PHY层;若传输模式为i0100M传输模式，在uSMhz统一时钟域建立以太网数据与PHY提供的2.525Mhz时钟同步的输出数据时间基准，并将以太网数据按照预设的统一时钟域时钟周期间隔输出给所述PHY层。7.根据权利要求6所述的装置，其特征在于，所述乒乓存储模块，用于：采用乒乓存储架构的两乒乓存储器，每个存储器存储一个以太网帧，并轮流读写两个乒乓存储器；在1000M传输模式，每个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每个统一时钟域时钟周期锁存输出整个一字节数据；在100M传输模式，每10个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每5个统一时钟域时钟周期轮流锁存输出低或高四位数据；在10M传输模式，每100个统一时钟域时钟周期读出所述乒乓存储器中存储的一字节以太网数据，再通过触发器按照每50个统一时钟域时钟周期轮流锁存输出低或高四位数据。8.根据权利要求6所述的装置，其特征在于，所述同步传输模块，用于在传输模式为10100M传输模式时，采用2.525MHZ时钟的上升沿或下降作为基准，结合控制数据存储器读写时序的方式，建立所述输出数据时间基准;所述数据存储器为所述同步传输模块内部的用于存储轮流读出的所述两乒乓存储器的以太网数据的存储器。9.根据权利要求8所述的装置，其特征在于，所述同步传输模块，用于控制所述数据存储器预存储N字节以太网数据之后，进入输出状态;采用2.525MHZ时钟的上升沿或下降沿作为基准，延迟202个125MHZ统一时钟域时钟周期输出以太网数据，从而使得建立时间为303个125MHZ统一时钟域时钟周期，保持时间为2〇2个125MHZ统一时钟域时钟周期；所述数据存储器深度至少为2N，N为整数，不小于2。10.根据权利要求9所述的装置，其特征在于，所述数据存储器仅用于在l〇l〇〇M传输模式下存储所述以太网数据。

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