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一种adpll时钟芯片的验证方法、装置及介质 

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申请/专利权人:浙江赛思电子科技有限公司

摘要:本申请公开了一种adpll时钟芯片的验证方法、装置及介质,应用于时钟芯片领域,该方法的验证平台获取参考时钟和实际时钟的相位差后,根据相位差确定出adpll时钟芯片的性能参数。性能参数包括相噪水平和或锁定时间,其中相噪水平为根据相位差得到功率谱密度以确定的,锁定时间为adpll时钟芯片开始工作至adpll时钟芯片进入锁定状态的时间差值,相位差小于设定的阈值时判定adpll时钟芯片进入锁定状态;得到对应的性能参数即完成对adpll时钟芯片性能的验证。由于得到的性能参数为相噪水平和或锁定时间,故可以直观地确定锁相环的性能。

主权项:1.一种adpll时钟芯片的验证方法,其特征在于,包括:向所述adpll时钟芯片输入参考时钟以得到所述adpll时钟芯片的实际时钟;获取所述参考时钟和所述实际时钟的相位差;通过所述相位差确定出所述adpll时钟芯片的性能参数,所述性能参数包括相噪水平和或锁定时间,其中所述相噪水平为根据所述相位差得到功率谱密度以确定的,所述锁定时间为所述adpll时钟芯片开始工作至所述adpll时钟芯片进入锁定状态的时间差值,所述相位差小于设定的阈值时判定所述adpll时钟芯片进入所述锁定状态。

全文数据:

权利要求:

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