申请/专利权人：台湾积体电路制造股份有限公司

申请日：2017-05-26

公开（公告）日：2022-10-21

公开（公告）号：CN107437550B

主分类号：H01L27/1157

分类号：H01L27/1157;H01L27/11573

优先权：["20160527 US 15/167,070"]

专利状态码：有效-授权

法律状态：2022.10.21#授权;2019.06.18#实质审查的生效;2017.12.05#公开

摘要：本发明实施例涉及一种集成电路IC及其形成方法，该集成电路包括非易失性存储器NVM器件并提供小比例尺寸和高性能。在一些实施例中，集成电路包括具有非易失性存储器NVM器件的存储区，该NVM器件具有设置在衬底上方的两个相邻源极漏极区之间的一对控制栅电极和选择栅电极。该控制栅电极和该选择栅电极包括多晶硅。逻辑区被设置为与所述存储区邻近且包括逻辑器件，该逻辑器件包括设置在逻辑栅极电介质上方的两个相邻源极漏极区之间的金属栅电极，且所述金属栅电极具有被高k栅极介电层覆盖的底面和侧壁表面。本发明实施例涉及NVM存储器HKMG集成技术。

主权项：1.一种集成电路IC，包括：存储区，包括非易失性存储器NVM器件，所述非易失性存储器NVM器件具有设置在衬底上方的两个相邻源极漏极区之间的控制栅电极和选择栅电极，所述控制栅电极和所述选择栅电极包括多晶硅；逻辑区，邻近所述存储区设置为并且包括逻辑器件，所述逻辑器件包括金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方的两个相邻源极漏极区之间并且具有被高k栅极介电层覆盖的底面和侧壁表面；以及存储栅极电介质，连续地设置在所述控制栅电极和所述选择栅电极下方，其中，所述存储栅极电介质的侧壁与所述控制栅电极和所述选择栅电极的相对侧壁对准。

全文数据：NVM存储器HKMG集成技术技术领域[0001]本发明实施例涉及NVM存储器HKMG集成技术。背景技术[0002]嵌入式存储器是一种使用于半导体工业中以改进集成电路（1C的性能的技术。嵌入式存储器是非独立存储器，其与逻辑核芯集成在同一芯片上并且支持该逻辑核芯从而实现预期功能。高性能嵌入式存储器可以使高速和宽总线位宽成为可能，这限制或消除了芯片间通信。发明内容[0003]根据本发明的一个实施例，提供了一种集成电路1C，包括:存储区，包括非易失性存储器NVM器件，所述非易失性存储器NVM器件具有设置在衬底上方的两个相邻源极漏极区之间的控制栅电极和选择栅电极，所述控制栅电极和所述选择栅电极包括多晶硅；以及逻辑区，邻近所述存储区设置为并且包括逻辑器件，所述逻辑器件包括金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方的两个相邻源极漏极区之间并且具有被高k栅极介电层覆盖的底面和侧壁表面。[0004]根据本发明的另一实施例，还提供了一种形成集成电路1C的方法，包括:提供衬底，所述衬底包括存储区和与所述存储区邻近的逻辑区；通过图案化控制栅极层或者选择栅极层在所述逻辑区内形成牺牲逻辑栅电极以及一起在所述存储区内形成控制栅电极或者选择栅电极;在所述牺牲逻辑栅电极和所述控制栅电极或所述选择栅电极之间形成第一层间介电层;在所述第一层间介电层上方形成硬掩模以覆盖所述存储区并且以暴露在所述逻辑区内的所述牺牲逻辑栅电极;用高k栅极介电层和金属层替换所述牺牲逻辑栅电极以在所述逻辑区内形成金属栅电极。[0005]根据本发明的又一实施例，还提供了一种形成集成电路1C的方法，包括:提供衬底，所述衬底包括存储区和与所述存储区邻近的逻辑区;在所述衬底上方形成栅极介电层；在所述栅极介电层上方形成选择栅极层并且图案化所述选择栅极层以在所述存储区内形成选择栅电极以及以在所述逻辑区内形成牺牲逻辑栅电极;形成共形的电荷俘获层，所述共形的电荷俘获层在所述衬底的上表面上方延伸、沿着所述选择栅电极和所述牺牲逻辑栅电极的侧壁向上延伸以及横跨在所述选择栅电极和所述牺牲逻辑栅电极的顶面上方;在所述共形的电荷俘获层上方形成控制栅极层;在所述控制栅极层上方沿着所述电荷俘获层的上侧壁形成覆盖间隔件;去除所述控制栅极层的未被所述覆盖间隔件覆盖的部分，从而在所述选择栅电极的一侧处形成控制栅电极；以及，用高k栅极介电层和金属层替换所述牺牲逻辑栅电极以在所述逻辑区内形成金属栅电极。附图说明[0006]当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。[0007]图1示出了包括高k金属栅极HKMG非易失性存储器NVM器件的集成电路1C的一些实施例的横截面图。[0008]图2示出了包括HKMGNVM器件的1C的一些另外实施例的横截面图。[0009]图3示出了包括HKMGNVM器件的1C的一些另外实施例的横截面图。[0010]图4至图15示出了用于制造包括HKMGNVM器件的1C的方法的一些实施例的一系列横截面图。[0011]图16示出了用于制造包括HKMGNVM器件的1C的方法的一些实施例的流程图。[0012]图17至图25示出了用于制造包括HKMGNVM器件的1C的方法的一些另外实施例的一系列横截面图。[0013]图26示出了用于制造包括HKMGNVM器件的1C的方法的一些另外实施例的流程图。[0014]图27至图36示出了用于制造包括HKMGNVM器件的1C的方法的一些另外实施例的一系列横截面图。[0015]图37示出了用于制造包括HKMGNVM器件的1C的方法的一些另外实施例的流程图。具体实施方式[0016]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和或配置之间的关系。[0017]而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个或另一些元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向（旋转9〇度或在其他方位上），并且在此使用的空间相对描述符可以同样地作出相应的解释。[0018]在新兴的技术节点中，半导体工业已开始将逻辑器件和存储器件集成到单个的半导体芯片上。集成改进了以下方案的性能：在该方案中，由于连接两个芯片的金属线或导线，两个单独的芯片一个用于存储和另一个用于逻辑造成不期望的延迟。另外，将存储器和逻辑器件集成到同一半导体芯片上的加工成本被降低，这是由于用于制造这两种类型器件的具体工艺步骤的共享。一种共同类型的嵌入式存储器是嵌入式闪速存储器，其可包括闪速存储器单元阵列。闪速存储器单元包括电荷俘获部件，例如浮置栅极或者电荷俘获层，用于存储电荷例如电子空穴而不管电源是否被应用。一对控制栅极和选择栅极被设置为彼此靠近以用于闪速存储单元的写入读取。[0019]高k金属栅极HKMG技术还成为领先者之一以用于下一代CMOS器件。HKMG技术包含高k电介质以增加晶体管电容和降低栅极泄露。金属栅电极用于帮助费米能级钉以及允许将栅极被调整到低阈值电压。通过结合金属栅电极和高k电介质，HKMG技术使得进一步缩放比例并且允许集成芯片在降低的功率下运行。[0020]本发明涉及集成电路及其形成方法，该集成电路包括与高k金属栅极HKMG逻辑器件集成的非易失性存储器NVM器件以及提供小尺寸但高性能。在一些实施例中，集成电路包括存储区和相邻的逻辑区。逻辑区包括逻辑器件，该逻辑器件包括具有被高k栅极介电层覆盖的底表面和侧壁表面且设置在逻辑栅极电介质上方的金属栅电极。存储区包括非易失性存储器NVM器件，该NVM器件包括设置在衬底上方的两个相邻源极漏极区之间的控制栅电极和选择栅电极。在一些实施例中，控制栅电极和选择栅电极包括多晶硅，并且通过连续存储栅极电介质与衬底隔开。通过集成HKMG逻辑器件和NVM存储器件，制造工艺被简化使得在新兴的技术节点中进一步缩小比例变得可能。[0021]图1示出了包括HKMGNVM器件的1C100的一些实施例的横截面图，该HKMGNVM器件包括与HKMG逻辑器件集成的半导体存储器件。IC100设置在衬底106上，衬底106包括被诸如浅沟槽隔离STI结构或者深沟槽隔离DTI结构的隔离结构隔离开的存储区1〇2和逻辑区104。逻辑区104包括逻辑器件112,逻辑器件112包括第一晶体管112a和第二晶体管112b;而存储区102包括非易失性存储器件118,非易失性存储器件118包括第一'存储单元118a和第二存储单兀118b。虽然图1仅不出在逻辑区104中的两个晶体管和在存储区1〇2中的仅两个存储单元，应当理解本发明可以延伸至包括在逻辑区104中的多个晶体管以及在逻辑区102中的任何数量的存储单元。[0022]在一些实施例中，第一晶体管11¾例如NM0S晶体管包括第一金属栅电极U4以及第二晶体管11%如PM0S晶体管包括第二金属栅电极ISS。第一金属栅电极114设置在两个源极漏极区125a、125b之间；以及第二金属栅电极158设置在两个源极漏极区127a、l27b之间。第一和第二金属栅电极114、158具有其被高k栅极介电层lie覆盖的底面和侧壁表面，并且第一和第二金属栅电极114、158设置在逻辑栅极电介质132上方。通过利用逻辑器件112中的晶体管中的HKMG结构，晶体管电容并因而驱动电流增加而栅极泄露和阈值电压减少。[0023]在一些实施例中，第一金属栅电极114包括通过势垒层144与高k栅极介电层116分隔开的核芯金属层146。势垒层144保护核芯金属层146免于扩散到周围的材料中。在一些实施例中，核芯金属层146包括例如铜Cu、钨W或者铝A1或者它们的合金；以及势垒层144^以包括例如诸如钛Ti、钽Ta、锆Zr或者它们的合金的金属材料。在一些实施例中，高k栅极介电层116包括例如氧化铪HfO、氧化铪硅HfSiO、氧化铪铝HfAlO或者氧化铪钽HfTaO。[0024]在一些头施例中，弟一金属挪电极158还包括通过势垒层144与高k棚极介电层116分隔开的核芯金属层156。然而，为了改变金属栅极的功函数，第二金属栅电极158由与第一金属栅电极114不同的金属制成。第二金属栅电极158还可以具有与第一金属栅电极114不同的厚度。在一些实施例中，用于第二金属栅电极158的势垒层144可以具有与用于第一金属栅电极114的势垒层144相同的材料和或厚度。[0025]在一些实施例中，存储区1〇2包括由第一和第二存储单元Ii8a、118b共享的共同源极漏极区15〇;而单独的源极漏极区126设置在第一和第二存储单元118a、118b的外边缘。一对控制栅电极122通过相应的浮置栅极124与衬底106分隔开。一对选择栅电极12〇设置在该对控制栅电极122的相对两侧处并且通过选择栅极电介质134与衬底106分隔开。因此，在共同源极150的一侧上的控制栅电极122和相应选择栅电极120建立第一控制栅极选择栅极对;而在共同源极15〇的另一侧上的控制栅电极122和相应选择栅电极120建立第二控制栅极选择栅极对。[0026]浮置栅极124设置在浮置栅极电介质138上并且具有被多晶硅层间（inter-p〇iy电介质136覆盖的上表面。在一些实施例中，控制栅极间隔件140可以设置在多晶硅层间电介质上并且沿着该对控制栅电极122的侧壁。浮置栅极间隔件128可以设置在浮置栅极电介质138上并且沿着那对浮置栅极124的外侧壁。在一些实施例中，浮置栅极间隔件128可包括氧化物或氮化物的一层或多层。例如，浮置栅极间隔件128可包括多层结构，诸如氮化物层夹置在两个氧化物层之间的ONO结构，或者氧化物层夹置在两个氮化物层之间的N0N结构。浮置栅极电介质138和多晶硅层间电介质I%可以具有大于选择栅极电介质134的厚度的厚度。在一些实施中，控制栅电极122和选择栅电极120具有长方体形状，其具有平坦的上表面并且与金属栅电极114的上表面共面。[0027]擦除栅电极I52可以设置在位于共同的源极150上方的那对浮置栅极124的内侧之间。共同的源极漏极电介质148可以将擦除栅极M2与共同的源极150分隔开，并且隧道介电层154可以将擦除栅极I52与浮置栅极1M分隔开。擦除栅电极152可具有平坦的上表面并且与控制栅电极122和金属栅电极114的上表面共面。[0028]在一些实施例中，选择栅电极120和控制栅电极122包括与金属栅电极114不同的材料。例如，在一些实施例中，选择栅电极120和控制栅电极122可包括掺杂的多晶硅。在一些实施例中，选择栅电极12〇可连接到字线，选择栅电极120配置成控制NVM器件118的存取。在操作期间，电荷（例如电子可以被俘获在浮置栅极124中，设置NVM存储单元到一个逻辑状态例如逻辑“0”），并且电荷可以通过擦除栅电极152从浮置栅极124去除，从而将NVM存储单元改变到另一逻辑状态例如逻辑“1”）。[0029]在一些实施例中，侧壁间隔件13〇设置在衬底106的上表面上并且沿着该对选择栅电极12〇的外侧壁。侧壁间隔件13〇还设置为沿着金属栅电极114和逻辑栅极电介质132的侧壁。在一些实施例中，侧壁间隔件130可以由氮化硅或者氧化硅制成。侧壁间隔件丨30可具有与金属栅电极114、选择栅电极120和控制栅电极122的上表面对准的上表面。逻辑区1〇4和存储区102可通过布置在衬底106上方的层间介电层110被横向地互相分隔开。在一些实施例中，层间介电层110可包括低k介电层、超低k介电层、极低k介电层和或二氧化硅层。虽然图1中未示出，在一些实施例中，多个接触件中的一个或多个可延伸超过层间介电层110并且与源极漏极区126连接。在一些实施例中，多个接触件可包括诸如钨、铜和或铝的金属。[0030]在一些实施例中，接触蚀刻停止层108将层间介电层110与逻辑器件102、NVM器件118和衬底106分隔开。接触蚀刻停止层108可具有U形结构并且内衬于逻辑器件112、NVM器件118以及内衬于衬底106的上表面。接触蚀刻停止层108可包括将第一竖向部件和第二竖向部件连接的平坦的横向部件，该第一竖向部件邻接沿着NVM器件118的一侧布置的侧壁间隔件130,该第二竖向部件邻接沿着逻辑器件112的一侧布置的侧壁间隔件130。使用层间介电层110和接触蚀刻停止层1〇8来隔离逻辑器件112和NVM器件118使得高器件密度可实现。[0031]图2示出了包括HKMGNVM器件的1C200的一些可选实施例的横截面视图，其中HKMGNVM器件包括与HKMG逻辑器件集成的半导体存储器件。1C200包括存储区102和与存储K102相邻设置的逻辑区1〇4。逻辑区104包括设置在衬底106上方的逻辑器件112，逻辑器件112包括第一晶体管11¾和第二晶体管112b。在一些实施例中，逻辑区1〇4包括第一金属栅电极114,该第一金属栅电极114具有由高k栅极介电层116内衬的底面和侧壁表面并且第一金属栅电极114被设置在逻辑栅极电介质132上方。在一些实施例中，第一金属栅电极114可包括通过势垒层144与闻k栅极介电层116分隔开的核芯金属层146,势垒层144保护核芯金属层146免受污染。通过在逻辑器件112的晶体管中利用HKMG结构，晶体管电容并因而驱动电流增加而栅极泄露和阈值电压减少。[0032]在一些实施例中，存储区102包括非易失性存储（NVM器件118,非易失性存储NVM器件118包括驻留在衬底1〇6上方的一对存储单元丨丨8a、丨丨8b。存储单元丨丨8a、丨丨8b中每一个均包括布置在源极漏极区12e之间的沟道区上方的栅极结构。共同的源极漏极区150被该对存储单元118a、118b共享。存储单元如118a、118b中的栅极结构包括一对选择栅电极120和控制栅电极122,以及包括具有通过存储栅极电介质204与衬底106的上表面分隔开的选择栅电极120和控制栅电极122的底面。电荷俘获层202布置在选择栅电极120和控制栅电极122的相邻侧壁之间，并且延伸到控制栅电极122之下。在一些实施例中，选择栅电极120和控制栅电极U2具有长方体形状具有共面的顶面）。在一些实施例中，选择栅电极120和控制栅电极122包括掺杂的多晶硅;然而，在其他实施例中，选择栅电极12〇和控制栅电极122可以例如通过诸如金属的其他导电材料制成。在一些实施例中，电荷俘获层2〇2包括第一氧化物层、氮化物层和第二氧化物层，或者，电荷俘获层202可以被称为氧化物-氮化物-氧化物0N0结构。在一些其他实施例中，电荷俘获层202包括第一氧化物层，含有近球形硅点的层，以及第二氧化物层。在存储单元的操作期间，第一和或第二氧化物层被构造以促进电子隧穿至氮化物层或者硅点层或者促进从氮化物层或者硅点层的电子隧穿，以致氮化物层或者硅点层可以保留俘获的电子，该俘获的电子以与单元中存储的数据状态对应的方式更改该单元的阈值电压。[0033]在一些实施例中，共形接触蚀刻停止层108和层间介电层110设置在存储区102和逻辑区104之间以实现隔离。接触蚀刻停止层108可具有U形结构并且内衬于逻辑器件112、NVM器件118的相邻侧壁以及内衬于衬底106的上表面。接触蚀刻停止层108可包括将第一竖向部件和第二竖向部件连接的平坦横向部件，该第一竖向部件沿着控制栅电极122的一侧布置且邻接侧壁间隔件13〇的第一部分，以及该第二竖向部件沿着金属栅电极114的一侧布置且邻接侧壁间隔件13〇的第二部分。使用层间介电层110和接触蚀刻停止层108来隔离逻辑器件112和NVM器件118以实现高器件密度。[0034]图3示出了包括HKMGNVM器件的1C300的一些可选实施例的横截面视图，其中HKMGNVM器件包括与HKMG逻辑器件集成的半导体存储器件。作为图1和图2中示出的HKMGNVM器件的一些可选实施例，1C300包括存储区102，存储区102具有长方体形状的选择栅电极120和L形状的控制栅电极122。选择栅电极120和控制栅电极122设置在存储栅极电介质204上方。在一些实施例中，覆盖间隔件302沿着控制栅电极122的壁架部分设置，且覆盖间隔件302位于控制栅电极122的一侧处，该侧与选择栅电极120所处的控制栅电极122的另一侧相对。电荷俘获层202布置在选择栅电极120和控制栅电极122的相邻侧壁之间，并且延伸到控制栅电极122之下。在一些实施例中，选择栅电极120和控制栅电极122包括掺杂的多晶硅。在其他实施例中，选择栅电极120和控制栅电极122可以例如通过诸如金属的其他导电材料制成。[0035]与存储区102邻近的逻辑区104包括具有第一金属栅电极114的晶体管，高k栅极介电层116内衬于该第一金属栅电极114并且该第一金属栅电极114设置在逻辑栅极电介质132上方。在一些实施例中，共形的接触蚀刻停止层108和层间介电层110设置在存储区102和逻辑区104之间以实现隔离。另外的接触蚀刻停止层和层间介电层可以设置在层间介电层110上方。接触件可以穿过层间介电层设置以触及源极漏极区126、控制栅电极122、选择栅电极120和第一金属栅电极114。在一些实施例中，接触件可包括例如妈W。[0036]图4至图15示出了制造包括HKMGNVM器件的1C的方法的一些实施例的一系列横截面视图400-1500。[0037]如图4中的横截面视图400所示，提供包括存储区102和邻近的逻辑区104的衬底1〇6。保护层402形成在衬底1〇6上方的逻辑区104内。在一些实施例中，保护层402通过以下方式形成:在衬底106上方沉积保护层，接着图案化保护层以在存储区1〇2内形成开口。可以形成掩模层404例如光刻胶掩模）以在图案化期间保护逻辑区1〇4内的保护层。在一些实施例中，作为平坦化工艺的结果，保护层402被形成为具有与位于存储区102和逻辑区104之间的隔离结构406的上表面对准的上表面。在一些实施例中，隔离结构406包括设置在衬底106内并且填充有介电材料的深沟槽。在各种实施例中，衬底106可包括任何类型的半导体基体例如体硅、SiGe、S0I等），如半导体晶圆或者晶圆上的一个或者多个管芯，以及形成在其上和或与其相关联的任何类型的半导体和或外延层。[0038]如图5中的横截面视图500所示，存储栅极介电层502和浮置栅介层504形成在存储区1〇2内的衬底106上方。在一些实施例中，存储栅极介电层502包括二氧化硅以及浮置栅极层504包括掺杂的多晶硅。在一些实施例中，存储栅极介电层502和浮置栅极层504还形成在逻辑区104内的保护层402上方，然后通过诸如化学机械抛光CMP的平坦化工艺被去除。然后可去除保护层402以暴露逻辑区104内的衬底106的上表面。在一些实施例中，存储栅极介电层5〇2和浮置栅极层5〇4通过使用沉积技术如PVD、CVD、PE-CVD、ALD等形成。[0039]如图6中的横截面视图600所示，多晶硅层间介电层602、控制栅极层604和硬掩模层6〇6后续形成在存储区102内的浮置栅极层5〇4上方以及逻辑区104内的衬底106上方。在一些实施例中，多晶硅层间介电层6〇2、控制栅极层604和硬掩模层606通过使用沉积技术如卩¥0、00、？£-〇0^0等形成。[0040]如图7中的横截面视图700所示，硬掩模层6〇6和控制栅极层604图6中示出）被图案化以在逻辑区104内形成牺牲逻辑栅极堆叠件702以及在存储区102内形成控制栅极堆叠件7〇4。牺牲逻辑栅极堆叠件702可包括牺牲选择栅极层7〇6,其是图6的控制栅极层604和上覆的硬掩模层606的一部分。控制栅极堆叠件704可包括形成在硬掩模层606之下以及多晶硅层间介电层6〇2上的控制栅电极I22,其是图6的控制栅极层604的一部分。在一些实施例中，牺牲逻辑栅极堆叠件7〇2和控制栅极堆叠件7〇4通过实施光刻工艺以及随后的一个或多个后续的光刻工艺来形成。在各种实施例中，蚀刻工艺可包括湿蚀刻或干蚀刻例如用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子体蚀刻）。蚀刻工艺可停止在存储区102内的多晶硅层间介电层602上，并且可停止在逻辑区104内的多晶硅层间介电层602上。在一些实施例中，随后沿着牺牲逻辑栅极堆叠件702和控制栅极堆叠件704的侧壁形成控制栅极间隔件140。在一些实施例中，通过沉积共形的介电层接着通过蚀刻工艺形成控制栅极间隔件140,以去除介电层的横向部分并留下沿牺牲逻辑栅极堆叠件702和控制栅极堆叠件704的侧壁的竖向部分。[0041]如图8中的横截面视图800所示，存储区1〇2内的多晶硅层间介电层602和浮置栅极层504被图案化为与控制栅极堆叠件704图7中示出）一起形成存储器栅极堆叠件8〇2。在一些实施例中，即，根据作为“掩模”的控制栅极堆叠件704和控制栅极间隔件140,多晶硅层间介电层602和浮置栅极层504被图案化为自对准。在各种实施例中，蚀刻工艺可包括湿蚀刻和干蚀刻例如用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子体蚀刻）。蚀刻工艺可停止在存储栅极介电层502上。在一些实施例中，浮置栅极间隔件128随后沿着牺牲逻辑栅极堆叠件702和存储器栅极堆叠件802的侧壁形成。在一些实施例中，浮置栅极间隔件128可包括氧化物或者氮化物的一层或多层。[0042]如图9中的横截面视图900所示，共同的源极漏极区150形成在衬底1〇6内的存储器栅极堆叠件802的相对侧之间。使用在适当位置的掩模902如光刻胶掩模去除位于存储器栅极堆叠件802的相对侧之间的浮置栅极间隔件128的一部分，并且隧穿介电层154沿着浮置栅极124的相对侧形成。在一些实施例中，隧穿介电层154通过热氧化形成，其中氧化剂被迫使扩散到浮置栅极124中。共同的源极漏极电介质148可以形成在共同的源极漏极区150上。[0043]如图1〇中的横截面视图1〇〇〇所示，使用在适当位置的掩模1004图案化存储栅极介电层502以形成浮置栅极电介质138。选择栅极介电层1002形成在浮置栅极电介质138的旁边的衬底1〇6上。在一些实施例中，选择栅极介电层1002被形成为具有小于浮置栅极电介质138的厚度的厚度。[0044]如图11中的横截面视图1100所示，导电层1102沿着存储器栅极堆叠件802和牺牲逻辑栅极堆叠件7〇2的侧面形成。在一些实施例中，导电层11〇2通过在实施蚀刻工艺之前在工件上方共形地沉积导电层形成，以去除导电层的横向部分而留下导电层的沿存储器栅极堆叠件8〇2和牺牲逻辑栅极堆叠件702的侧壁的竖向部分。然后，使用在适当位置的掩模例如光掩模）1104选择性地去除逻辑区1〇4内的导电层1102。还可去除逻辑区104内的控制栅极间隔件140和浮置栅极间隔件128的部分。[0045]如图12中的横截面视图12〇0所示，侧壁间隔件130沿存储区102内的导电层1102以及沿逻辑区104内的牺牲逻辑栅极堆叠件702形成。在一些实施例中，通过沉积共形的介电层以及后面的蚀刻工艺来形成侧壁间隔件130,以去除介电层的横向部分而留下介电层的沿导电层11〇2和牺牲逻辑栅极堆叠件702的侧壁的竖向部分。在一些实施例中，侧壁间隔件130可包括通过沉积工艺形成的氧化物如Si〇2或者氮化物如siN。侧壁间隔件130可直接形成在衬底1〇6的上表面上。随后，源极漏极区126可以各自形成在存储区102内以及逻辑区104内。在一些实施例中，源极漏极区126可通过例如采用诸如硼⑻或磷P的掺杂剂选择性地注入衬底106的注入工艺来形成。在一些其他实施例中，源极漏极区126可通过实施蚀刻工$以形成沟槽接着进行外延生长工艺来形成。在这样的实施例中，源极漏极区12e可具有高于衬底1〇6的上表面的突出部分。在一些实施例中，实施硅化工艺以在源极漏极区126的上表面上形成硅化物层图中未示出）。在一些实施例中，硅化工艺可通过沉积镍层并且实施热退火工艺如快速热退火来实施。[0046]如图13中的横截面视图1300所示，共形接触蚀刻停止层1〇8形成在源极漏极区126上万并且沿着侧壁间隔件130延伸。在一些实施例中，接触蚀刻停止层108可包括通过沉积工艺（例如CVD、PVD等方式形成的氮化硅。然后，在接触蚀刻停止层108上方形成第一层间介电层110,接着实施第一平坦化工艺。[0047]在一些实施例中，第一平坦化工艺可包括化学机械抛光CMP工艺。在一些实施例中，第一层间介电层110可包括通过沉积工艺例如CVD、PVD等方式形成的低k介电层。可在第一平坦化工艺之后暴露牺牲选择栅极层706。擦除栅电极152可以形成在控制栅电极122的相对侧之间，以及选择栅电极120可以形成在控制栅电极122的相对侧。擦除栅电极152和选择棚电极120可以由图12不出的导电层1102形成。[0048]如图14中的横截面视图1400所示，硬掩模1402形成为覆盖存储区102以及暴露逻辑区104内的牺牲逻辑栅极堆叠件。牺牲选择栅极层706图13示出）被去除，从而导致侧壁间隔件130之间的沟槽1404的形成。如图15中的横截面视图1500所示，高k栅极介电层116、势垒层144和金属栅极材料如146,156通过一种或多种沉积工艺例如化学汽相沉积、物理汽相沉积等）形成在第一层间介电层110和或硬掩模1402上方以及填充到图14的沟槽1404内。例如，势垒层144可以以共形方式形成并且包括诸如钛Ti、钽Ta、锆Zr或者它们的合金的金属材料。为了不同的器件或者相同器件中的不同部件，一系列沉积和蚀刻工艺可以实施使得在沟槽1404内形成不同的金属复合物，以实现期望的功函数。在一些实施例中，牺牲逻辑栅极堆叠件内的存储栅极介电层502图13示出）可以被去除并且替换为逻辑栅极电介质132。接触件可以形成在位于第一层间介电层110上方的第二层间介电层内。接触件可通过以下方式形成:选择性地蚀刻第二层间介电层以形成开口（如使用在适当位置的图案化光刻胶掩模）以及随后在开口内沉积导电材料。在一些实施例中，导电材料可包括例如钨W或者氮化钛TiN。[0049]图16示出了制造包括HKMGNVM器件的1C的方法1600的一些实施例的流程图。[0050]虽然涉及图4至图15描述方法1600,应当理解方法1600不限于这种结构，相反可作为方法独立于结构独立存在。而且，尽管所公开的方法例如方法1600在此作为一系列动作或事件被示出和描述，应当理解这些动作或事件的所示出的顺序不被解释为有限制意义。例如，一些动作可以不同的顺序发生以及或者与除在此示出和或描述的之外的其他动作或事件同时发生。另外，不是所有示例的动作可要求在此实施说明书中的一个或多个方面或者实施例。进一步，在此描绘的一个或多个动作可以以一个或多个单独的动作和或阶段执行。[0051]在1602,存储栅极介电层和浮置栅极层形成在存储区内的衬底上方。在形成存储栅极介电层和浮置栅极层之前，保护层形成在逻辑区内，使得当图案化存储栅极介电层和浮置栅极层时可以保护逻辑区内的衬底的上表面。图4至图5示出了与动作1602相对应的横截面图400、500的一些实施例。[0052]在1604，多晶硅层间介电层和控制栅极层形成在存储区和逻辑区内。图6示出了与动作1604相对应的横截面图600的一些实施例。[0053]在1606,随后图案化控制栅极层以形成逻辑区内的牺牲逻辑栅电极和存储区内的控制栅电极。控制栅极间隔件沿着牺牲逻辑栅极和控制栅极形成。图7示出了与动作16〇6相对应的横截面图700的一些实施例。[0054]在1608,存储区内的多晶硅层间介电层和浮置栅极层被图案化为与控制栅电极一起形成存储器栅极堆叠件。图8示出了与动作1608相对应的横截面图800的一些实施例。[0055]在1610,选择栅电极和擦除栅电极在存储器栅极堆叠件旁边形成。在一些实施例中，共同的源极漏极区形成在衬底内的存储器栅极堆叠件的相对侧之间。共同的源极漏极电介质和隧穿介电层沿浮置栅极的相对侧形成在共同的源极漏极区上。然后，选择栅极介电层、选择栅极和选择栅极间隔件形成在存储器栅极堆叠件的相对侧。进一步，接触蚀刻停止层形成在衬底上方，第一层间（inter-level介电层形成在接触蚀刻停止层上方，以及实施第一平坦化。暴露在逻辑区内的牺牲逻辑栅电极。图9至图13示出了与动作1610相对应的横截面视图的一些实施例。[0056]在1612,去除牺牲逻辑栅电极，以及在逻辑区内的选择栅极间隔件之间形成沟槽。图14示出了与动作1612相对应的横截面视图1400的一些实施例。[0057]在1614,接着通过在沟槽内形成高k栅极介电层和金属材料实施替换栅极工艺。在一些实施例中，沟槽内的存储栅极介电层可以被去除以及被逻辑栅极电介质替换。图15示出了与动作1614相对应的横截面视图1500的一些实施例。[0058]图17至图25示出了用于制造包括HKMGNVM器件的1C的方法的一些实施例的一系列横截面视图1700-2500。[0059]如图17的横截面视图1700所示，提供包括存储区102和邻近的逻辑区104的衬底106。存储栅极电介质204形成在衬底106上方。选择栅极层1706和硬掩模层1708被形成在存储栅极电介质204上方并被图案化以在存储区102内形成一对选择栅极堆叠件1704以及在逻辑区104内形成牺牲逻辑栅极堆叠件1702。存储栅极介电层204可以是诸如二氧化硅的氧化物或者其他高k介电材料。在一些实施例中，选择栅极层1706和硬掩模层1708通过使用沉积技术如?¥0、00、?£-〇0^1^等形成，并且通过实施光刻工艺然后接着一个或多个随后的蚀刻工艺被图案化。在各种实施例中，蚀刻工艺可包括湿蚀刻或干蚀刻例如用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子体蚀刻）。[0060]如图18的横截面视图1800所示，共形电荷俘获层202被形成为在硬掩模层1708的上表面上、沿着硬掩模侧壁和选择栅极侧壁并且位于衬底106的上表面上方。在一些实施例中，共形的电荷俘获层202可以通过等离子体增强化学汽相沉积PECVD来形成，以及可以由多层组成，诸如夹置在两个介电层之间的电荷俘获部件。在一些实施例中，电荷俘获层202包括第一氧化物层、氮化物层和第二氧化物层，或电荷俘获层202可以称作氧化物-氮化物-氧化物ONO结构。在一些其他实施例中，电荷俘获层202包括第一氧化物层、硅点层和第二氧化物层。然后，控制栅极层1802形成在共形的电荷俘获层202上方。在一些实施例中，控制栅极层1802包括导电材料，例如多晶硅或金属。在一些实施例中，抗反射层1804然后形成在控制栅极层1802上方以填充间隙并且形成为平坦的上表面。抗反射层1804可以是通过沉积工艺或者旋涂工艺以及随后的平坦化工艺形成的无机膜或有机膜的一层或多层。[0061]如图19的横截面视图1900所示，回蚀刻控制栅极层1802和抗反射层1804以去除控制栅极层1802的上部分以及形成控制栅极层1802的平坦的上表面，该控制栅极层1802的上表面位于与选择栅极层1706的顶面大体相同的横向平面。在一些实施例中，暴露共形的电荷俘获层202的上壁。在一些实施例中，电荷俘获部件的上部分在回蚀刻期间也可被去除。[0062]如图20的横截面视图2〇00所示，一对覆盖间隔件2002沿共形电荷俘获层202的上侧壁形成在控制栅极层1802的剩余部分上方。在一些实施例中，通过虚线所示的共形介电层首先沿着拓扑形成，然后被蚀刻至控制栅极层1802的顶面，形成该对覆盖间隔件2002。在一些实施例中，在形成该对覆盖间隔件2002之前，介电衬层未示出）可以形成为从控制栅极层1802的顶面延伸到电荷俘获层202的上侧壁，并且覆盖硬掩模层1708的上表面。介电衬层可以充当具有相对高选择比的蚀刻停止层以及增强覆盖间隔件2002的粘附力。作为一个例子，介电层可以由氮化硅制成，以及介电衬层可以由氧化硅制成。[0063]如图21的横截面视图2100所示，去除控制栅极层1802的未被该对覆盖间隔件2002覆盖的部分以形成与控制栅极层1802的剩余部分相对应的一对控制栅电极122。在一些实施例中，控制栅极层1S02被图案化成自对准，即根据作为“掩模”的覆盖间隔件2002。在各种实施例中，蚀刻工艺可包括湿蚀刻和或干蚀刻例如用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子体蚀刻）。控制栅电极122与该对覆盖间隔件2002的外侧壁对准。[0064]如图22的横截面视图2200所示，使用在适当位置的掩模2202如光刻胶掩模选择性地去除位于该对选择栅极的内侧的控制栅极层1802的部分和电荷俘获层202的部分。逻辑区104内的控制栅极层1802和电荷俘获层202的部分也被去除。在一些实施例中，使用湿蚀刻蚀刻掉所去除的部分以便保护衬底106免受损坏。在一些实施例中，随后在衬底106内形成源极漏极区126。源极漏极区126布置在该对选择栅电极120的内侧壁之间以及设置在该控制栅电极120的外侧壁附近。侧壁间隔件130沿着存储区102内的控制栅电极122和选择栅电极120以及沿着逻辑区104内的牺牲逻辑栅极堆叠件1702形成。在一些实施例中，侧壁间隔件130可包括通过沉积工艺形成的氧化物如Si02或者氮化物如SiN。侧壁间隔件130可直接形成在衬底106的上表面上。[0065]如图23的横截面视图2300所示，共形的接触蚀刻停止层108形成在源极漏极区126上方以及沿着侧壁间隔件130延伸。在一些实施例中，接触蚀刻停止层108可包括通过沉积工艺如CVD、PVD等形成的氮化硅。然后，通过接着实施第一平坦化工艺在接触蚀刻停止层108上方形成第一层间介电层110。可在第一平坦化工艺之后暴露牺牲选择栅极层1706。[0066]如图24的横截面视图2400所示，形成硬掩模2402以覆盖存储区102并且以暴露逻辑区104内的牺牲选择栅极层1706。然后，去除牺牲选择栅极层1706图23所示），从而导致侧壁间隔件130之间的沟槽2402的形成。[0067]如图25的横截面视图2500所示，通过一系列沉积工艺如化学汽相沉积、物理汽相沉积等），高k栅极介电层116、势垒层144和金属栅极材料如146,156形成在第一层间介电层110和或硬掩模24〇2上方并且填充图24中的沟槽2404。例如，势垒层144可以被共形地形成并且包括金属材料，诸如钛Ti、钽Ta、锆Zr、或者它们的合金。可以实施一系列沉积和蚀刻工艺使得在沟槽204内形成不同的金属复合物以用于不同的器件或者相同器件中的不同部件，以实现期望的功函数。在一些实施例中，牺牲逻辑栅极堆叠件图23所示）内的存储栅极介电层可以去除并且由逻辑栅极电介质132替换。仍如图25所示，可以在第一层间介电层110上面形成第二层间介电层25〇2。接触件2504可以穿过第二层间介电层和第一层间介电层110形成。接触件可通过以下方式形成：选择性地蚀刻第二层间介电层以形成开口如使用在适当位置的图案化光刻胶掩模），以及随后在开口内沉积导电材料。在一些实施例中，导电材料可例如包括钨W或氮化钛TiN。[0068]图26示出了用于制造包括HKMGNVM器件的1C的方法2600的一些实施例的流程图。[0069]虽然涉及图17至图25描述方法2600,应当理解方法2600不限于这种结构，而是可以独立于上述结构作为方法单独存在。而且，尽管所公开的方法例如方法2600在此作为一系列动作或事件被示出和描述，应当理解这些动作或事件的所示出的顺序不被解释为有限制意义。例如，一些动作可以不同的顺序发生以及或者与除在此示出和或描述的之外的其他动作或事件同时发生。另外，不是所有示例的动作可要求在此实施说明书中的一个或多个方面或者实施例。进一步，在此描绘的一个或多个动作可以以一个或多个单独的动作和或阶段执行。[0070]在2602，在存储区内形成选择栅极堆叠件以及在衬底上方的邻近逻辑区内形成逻辑栅极堆叠件。选择栅极堆叠件中每一个均可包括选择栅电极和硬掩模。逻辑栅极堆叠件中每一个均可包括牺牲逻辑栅电极和硬掩模。图17示出了与动作2602相对应的横截面视图1700的一些实施例。[0071]在2604,共形电荷俘获层和控制栅极层在衬底上方形成，沿着逻辑栅极堆叠件和选择栅极堆叠件的侧壁延伸并且横跨在逻辑栅极堆叠件和选择栅极堆叠件的上表面上方。图18示出了与动作2604相对应的横截面视图1800的一些实施例。[0072]在2606,回蚀刻控制栅极层以及形成平坦的上表面。图19示出了与动作2606相对应的横截面视图1900的一些实施例。[0073]在2608,沿着电荷俘获层的上侧壁在控制栅极层上方形成覆盖间隔件。图20示出了与动作2608相对应的横截面视图2000的一些实施例。[0074]在2610,根据覆盖间隔件，图案化控制栅极层以形成控制栅电极。图21示出了与动作2610相对应的横截面视图2100的一些实施例。[0075]在2612,一起去除控制栅极层和电荷俘获层的位于一对选择栅极堆叠件的内侧之间的过量部分与位于逻辑区内的部分。图22示出了与动作2612相对应的横截面视图2200的一些实施例。[0076]在2614,在存储区和逻辑区之间形成蚀刻停止层和层间介电层。实施平坦化，以及暴露逻辑区内的牺牲逻辑栅电极。图23示出了与动作2614相对应的横截面视图2300的一些实施例。[0077]在2616,去除牺牲逻辑栅电极，以及在逻辑区内形成沟槽。图24示出了与动作2616相对应的横截面视图2400的一些实施例。[0078]在2618,通过在沟槽内形成高k栅极介电层和金属材料接着来实施替换栅极工艺。在一些实施例中，沟槽内的存储栅极介电层可以被去除并且替换为逻辑栅极介电层。图25示出了与动作2618相对应的横截面视图2500的一些实施例。[0079]图27至图36示出了用于制造包括HKMGNVM器件的1C的方法的一些实施例的一系列横截面视图2700-3600。[0080]如图27的横截面视图2700所示，提供包括存储区102和邻近的逻辑区104的衬底106。存储栅极电介质204形成在衬底106上方。选择栅极层1706和硬掩模层1708被形成在存储栅极电介质204上方并被图案化以在存储区102内形成一对选择栅极堆叠件1704以及在逻辑区104内形成牺牲逻辑栅极堆叠件1702。存储栅极介电层204可以是诸如二氧化硅的氧化物或者其他高k介电材料。在一些实施例中，选择栅极层1706和硬掩模层1708通过使用沉积技术如卩?0、00、卩£-^0^1^等形成，并且通过实施光刻工艺然后接着一个或多个随后的蚀刻工艺被图案化。在各种实施例中，蚀刻工艺可包括湿蚀刻或干蚀刻例如用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子体蚀刻）。[0081]如图28的横截面视图2800所示，共形的电荷俘获层202形成在硬掩模层1708的上表面上、沿着硬掩模侧壁、沿着选择栅极侧壁并且位于衬底106的上表面上方。在一些实施例中，共形的电荷俘获层202可以通过等离子体增强化学汽相沉积PECVD来形成，以及可以由多层组成，诸如是夹置在两个介电层之间的电荷俘获部件。在一些实施例中，电荷俘获层202包括第一氧化物层、氮化物层和第二氧化物层，或电荷俘获层202可以称作氧化物-氮化物-氧化物0N0结构。在一些其他实施例中，电荷俘获层202包括第一氧化物层、硅点层和第二氧化物层。然后，控制栅极层1802和覆盖间隔件层2802形成在共形的电荷俘获层2〇2上方。在一些实施例中，控制栅极层1802包括导电材料，例如掺杂的多晶娃或金属。覆盖间隔件层2802包括介电层，例如氮化硅。在一些实施例中，控制栅极层1802和覆盖间隔件层2802通过沉积工艺（例如CVD、PVD等形成。[0082]如图29的横截面视图2900所示，蚀刻覆盖间隔件层2802以在控制栅极层1802的下部横向部分上方、沿着控制栅极层1802的侧壁形成一对覆盖间隔件302。t〇〇83]如图30的横截面视图3000所示，使用在适当位置的该对覆盖间隔件302回蚀刻控制栅极层1802以形成与控制栅极层1802的剩余部分相对应的一对控制栅极122。在一些实施例中，控制栅极层1802被图案化成自对准，即根据作为“掩模”的覆盖间隔件302。在各种实施例中，蚀刻工艺可包括湿蚀刻和或干蚀刻（例如用四氟化碳CF4、六氟化硫SF6、三氟化氮NF3等的等离子体蚀刻）。控制栅电极122与该对覆盖间隔件302的下侧壁对准。[0084]如图31的横截面视图3100所示，使用在适当位置的掩模3102例如光刻胶掩模选择性地去除在该对选择栅极堆叠件的内侧的控制栅极层1802图30中示出）的部分和电荷俘获层202的部分。还可去除逻辑区104内的控制栅极层1802和电荷俘获层202的部分。在一些实施例中，使用湿蚀刻或者干蚀刻工艺蚀刻掉被去除的部分。[0085]如图32的横截面视图3200所示，侧壁间隔件130在存储区102内沿着控制栅电极122和选择栅极堆叠件1704形成，以及在逻辑区104内沿着牺牲逻辑栅极堆叠件1702内形成。在一些实施例中，侧壁间隔件130可包括通过沉积工艺形成的氧化物如Si02或者氮化物如SiN。源极漏极区I26在衬底106内沿着侧壁间隔件130形成。源极漏极区126布置在该对选择栅电极120的内侧壁之间并且在该对控制栅电极122的外侧壁附近。[0086]如图33的横截面视图3300所示，共形的接触蚀刻停止层1〇8形成在源极漏极区126上方以及沿着侧壁间隔件130延伸。在一些实施例中，接触蚀刻停止层1〇8可包括通过沉积工艺（如CVD、PVD等形成的氮化硅。然后，通过接着实施第一平坦化工艺在接触蚀刻停止层108上方形成第一层间介电层110。可在第一平坦化工艺之后暴露牺牲选择栅极层1706。[0087]如图34的横截面视图3400所示，形成硬掩模2402以覆盖存储区102并且暴露逻辑区104内的牺牲选择栅极层17〇6。然后，去除牺牲选择栅极层1706图33所示），从而导致侧壁间隔件130之间的沟槽2404的形成。[0088]如图35的横截面视图3500所示，通过一系列沉积工艺如化学汽相沉积、物理汽相沉积等），高k栅极介电层II6、势垒层144和金属栅极材料如146,156形成在第一层间介电层110和或硬掩模2402上方并且填充图糾中的沟槽2404。例如，势垒层144可以被共形地形成并且包括金属材料，诸如钛Ti、钽Ta、锆Zr、或者它们的合金。可以实施一系列沉积和蚀刻工艺使得在沟槽204内形成不同的金属复合物以用于不同的器件或者相同器件中的不同部件，以实现期望的功函数。在一些实施例中，牺牲逻辑栅极堆叠件图33所示）内的存储栅极介电层204可以被去除并且替换为逻辑栅极电介质132。[0089]如图36的横截面视图3600所示，可以在第一层间介电层110上方形成第二层间介电层25〇2。接触件2504可以穿过第二层间介电层和第一层间介电层110形成从而触及逻辑区104内的逻辑晶体管112a、112b，存储区102内的选择栅电极丨2〇和控制栅电极122以及源极漏极区126。接触件2504可通过以下方式形成:选择性地蚀刻第二层间介电层以形成开口（如使用在适当位置的图案化光刻胶掩模），以及随后在开口内沉积导电材料。在一些实施例中，导电材料可包括例如钨W或氮化钛TiN。[0090]图37示出了用于制造包括HKMGNVM器件的1C的方法3700的一些实施例的流程图。[0091]虽然涉及图27至图36描述方法3700,应当理解方法3700不限于这种结构，而是可以独立于上述结构作为方法单独存在。而且，尽管所公开的方法例如方法3700在此作为一系列动作或事件被示出和描述，应当理解这些动作或事件的所示出的顺序不被解释为有限制意义。例如，一些动作可以不同的顺序发生以及或者与除在此示出和或描述的之外的其他动作或事件同时发生。另外，不是所有示例的动作可要求在此实施说明书中的一个或多个方面或者实施例。进一步，在此描绘的一个或多个动作可以以一个或多个单独的动作和或阶段执行。[GG92]在3702,在存储区内形成选择栅极堆叠件以及在衬底上方的邻近的逻辑区内形成逻辑栅极堆叠件。选择栅极堆叠件中每一个均可包括选择栅电极和硬掩模。逻辑栅极堆叠件中每一个均可包括牺牲逻辑栅电极和硬掩模。图27示出了与动作3702相对应的横截面视图27〇0的一些实施例。[0093]在3704,共形电荷俘获层、控制栅极层和覆盖间隔件层在衬底上方形成、沿着侧壁延伸并且横跨逻辑栅极堆叠件和选择栅极堆叠件的上表面上方。图28示出了与动作3704相对应的横截面视图2800的一些实施例。[0094]在3706,回蚀刻覆盖间隔件层，并且覆盖间隔件被形成在控制栅极层上方沿着控制栅极层的上侧壁。图29示出了与动作3706相对应的横截面视图2900的一些实施例。[0095]在3708,根据覆盖间隔件图案化控制栅极层以形成控制栅电极。图30示出了与动作3708相对应的横截面视图3000的一些实施例。[0096]在3710,一起被去除控制栅极层的在该对选择栅极堆叠件的内侧之间的过量部分与控制栅极层的在逻辑区内的部分。图31示出了与动作3710相对应的横截面视图3100的一些实施例。[0097]在3712,一起被去除电荷俘获层的在该对选择栅极堆叠件的内侧之间的过量部分与电荷俘获层的在逻辑区内的部分。侧壁间隔件沿着存储区内的控制栅电极和选择栅极堆叠件形成，以及沿着逻辑区内的牺牲逻辑栅极堆叠件形成。图32示出了与动作3712相对应的横截面视图3200的一些实施例。[0098]在3714,在存储区和逻辑区之间形成蚀刻停止层和层间介电层。实施平坦化，以及暴露逻辑区内的牺牲逻辑栅电极。图33示出了与动作3714相对应的横截面视图3300的一些实施例。[0099]在3716，去除牺牲逻辑栅电极，以及在逻辑区内形成沟槽。图34示出了与动作37ie相对应的横截面视图3400的一些实施例。[0100]在3718,通过在沟槽内形成高k栅极介电层和金属材料来随后实施替换栅极工艺。在一些实施例中，沟槽内的存储栅极介电层可以被去除并且替换为逻辑栅极介电层。图35示出了与动作3718相对应的横截面视图3500的一些实施例。[0101]在3720,实施第二平坦化工艺并因而金属栅电极形成在逻辑区内。第二层间介电层和接触件形成在第一层间介电层上方。图36示出了与动作3720相对应的横截面视图3600的一些实施例。[0102]因此，本发明涉及一种集成电路（1C，包括:高k金属栅极HKMG非易失性存储器NVM器件，并且该集成电路提供小比例尺寸和高性能，以及涉及一种形成方法。[0103]在一些实施例中，本发明涉及一种集成电路。该集成电路包括存储区，该存储区包括具有设置在衬底上方的两个相邻源极漏极区之间的一对控制栅电极和选择栅电极的非易失性存储器NVM器件。控制栅电极和选择栅电极包括多晶硅。集成电路进一步包括设置为与存储区邻近且包括逻辑器件的逻辑区，其中该逻辑器件包括设置在逻辑栅极电介质上方的两个相邻源极漏极区之间的金属栅电极，且该金属栅电极具有被高k栅极介电层覆盖的底面和侧壁表面。[0104]在其他实施例中，本发明涉及一种形成集成电路的方法。该方法包括提供衬底，该衬底包括存储区和与存储区邻近的逻辑区；通过图案化控制栅极层或者选择栅极层在逻辑区内形成牺牲逻辑栅电极以及一起在存储区内形成控制栅电极或者选择栅电极。该方法进一步包括在牺牲逻辑栅电极和控制栅电极或者选择栅电极之间形成第一层间介电层以及在第一层间介电层上方形成硬掩模以覆盖存储区而暴露在逻辑区内的牺牲逻辑栅电极。该方法还包括用高k栅极介电层和金属层替换牺牲逻辑栅电极以在逻辑区内形成金属栅电极。[0105]在又一些其他实施例中，本发明涉及一种形成集成电路的方法。该方法包括提供衬底，该衬底包括存储区和与存储区邻近的逻辑区，以及在衬底上方形成栅极介电层。该方法进一步包括在栅极介电层上方形成选择栅极层并图案化该选择栅极层以在存储区内形成选择栅电极和在逻辑区内形成牺牲逻辑栅电极，以及在衬底的上表面上方形成共形的电荷俘获层，该共形的电荷俘获层沿选择栅电极和牺牲逻辑栅电极的侧壁向上延伸，并横跨在选择栅电极和牺牲逻辑栅电极的顶面上方。该方法还包括在共形的电荷俘获层上方形成控制栅极层以及在控制栅极层上方沿着电荷俘获层的上侧壁形成覆盖间隔件。该方法还包括去除控制栅极层的未被覆盖间隔件覆盖的的部分，从而在选择栅电极的一侧处形成控制栅电极以及用高k栅极介电层和金属层替换牺牲逻辑栅电极以在逻辑区内形成金属栅电极。[0106]根据本发明的一个实施例，提供了一种集成电路（1C，包括:存储区，包括非易失性存储器NVM器件，所述非易失性存储器NVM器件具有设置在衬底上方的两个相邻源极漏极区之间的控制栅电极和选择栅电极，所述控制栅电极和所述选择栅电极包括多晶硅；以及逻辑区，邻近所述存储区设置为并且包括逻辑器件，所述逻辑器件包括金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方的两个相邻源极漏极区之间并且具有被高k栅极介电层覆盖的底面和侧壁表面。[0107]在上述集成电路中，所述控制栅电极和所述选择栅电极具有长方体形状，所述长方体形状具有与所述金属栅电极的上表面对准的平坦上表面。[0108]在上述集成电路中，进一步包括:存储栅极电介质，连续地设置在所述控制栅电极和所述选择栅电极下方，其中，所述存储栅极电介质的侧壁与所述控制栅电极和所述选择栅电极的相对侧壁对准；以及电荷俘获层，将所述控制栅电极和所述选择栅电极的所述相对侧壁分隔开，其中，所述电荷俘获层在所述控制栅电极和所述存储栅极电介质之间横向延伸以覆盖所述控制栅电极的底面。[0109]在上述集成电路中，其中，所述控制栅电极和所述选择栅电极具有长方体形状，所述长方体形状具有与所述金属栅电极的上表面对准的平坦上表面；以及其中，所述控制栅电极具有L形状，所述控制栅电极具有沿着所述控制栅电极的壁架部分设置的覆盖间隔件，并且所述覆盖间隔件位于所述控制栅电极的与所述选择栅电极所在的另一侧相对的一侧处。[0110]在上述集成电路中，所述电荷俘获层包括氧化物-氮化物-氧化物0N0结构。[0111]在上述集成电路中，所述电荷俘获层包括:第一介电层;球形硅点层，布置在所述第一介电层的表面上方;以及第二介电层，布置在所述球形硅点层上。[0112]在上述集成电路中，进一步包括:侧壁间隔件，设置在所述衬底的上表面上，具有沿着所述控制栅电极和所述选择栅电极的外侧壁的第一部分以及具有沿着所述金属栅电极的侧壁的第二部分；以及接触蚀刻停止层，设置在所述逻辑区和所述存储区之间并且具有U形结构;其中，所述U形结构具有邻接所述侧壁间隔件的所述第一部分的第一竖向部件、邻接所述侧壁间隔件的所述第二部分的第二竖向部件以及连接所述第一竖向部件和所述第二竖向部件的平坦的横向部件。[0113]根据本发明的另一实施例，还提供了一种形成集成电路1C的方法，包括:提供衬底，所述衬底包括存储区和与所述存储区邻近的逻辑区；通过图案化控制栅极层或者选择栅极层在所述逻辑区内形成牺牲逻辑栅电极以及一起在所述存储区内形成控制栅电极或者选择栅电极;在所述牺牲逻辑栅电极和所述控制栅电极或所述选择栅电极之间形成第一层间介电层;在所述第一层间介电层上方形成硬掩模以覆盖所述存储区并且以暴露在所述逻辑区内的所述牺牲逻辑栅电极;用高k栅极介电层和金属层替换所述牺牲逻辑栅电极以在所述逻辑区内形成金属栅电极。[0114]在上述方法中，所述选择栅极层和所述控制栅电极极层是多晶硅层。[0115]在上述方法中，进一步包括:在所述衬底上方形成栅极介电层;在所述栅极介电层上方形成选择栅极层并且图案化所述选择栅极层以在所述存储区内形成所述选择栅电极以及在所述逻辑区内形成所述牺牲逻辑栅电极；以及形成共形的电荷俘获层，所述电荷俘获层在所述衬底的上表面上方延伸、沿着所述选择栅电极和所述牺牲栅电极的侧壁向上延伸以及横跨在所述选择栅电极和所述牺牲逻辑栅电极的顶面上方。[0116]在上述方法中，进一步包括:在所述共形的电荷俘获层上方形成控制栅极层;在所述控制栅极层上方沿着所述电荷俘获层的上侧壁形成覆盖间隔件；以及去除所述控制栅极层的未被所述覆盖间隔件覆盖的部分，从而在所述选择栅电极的一侧处形成所述控制栅电极。[0117]在上述方法中，通过形成共形介电材料然后接着进行蚀刻工艺来形成所述覆盖间隔件。[0118]在上述方法中，在所述控制栅极层上方形成所述覆盖间隔件之前，回蚀刻所述控制栅极层以形成与所述选择栅电极的顶面对准的平坦顶面。[0119]在上述方法中，进一步包括:沿着所述选择栅电极和所述控制栅电极的外侧壁以及沿着所述牺牲逻辑栅电极的侧壁形成侧壁间隔件；以及形状具有U形结构的接触蚀刻停止层，所述接触蚀刻停止层包括竖向部件，所述竖向部件邻接所述侧壁间隔件并且通过沿着所述衬底的上表面形成的平坦横向部件连接。[0120]在上述方法中，进一步包括:形成硬掩模以覆盖所述存储区并且以暴露所述逻辑区内的所述牺牲逻辑栅电极；以及实施蚀刻以去除暴露的所述牺牲逻辑栅电极，在所述侧壁间隔件之间留下沟槽；以及在所述沟槽的底面上形成逻辑栅极电介质;在所述逻辑栅极电介质上方并且沿着沟槽侧壁共形地形成所述高k栅极介电层；以及在所述沟槽的剩余空间内填充所述金属层；以及实施所述金属层的平坦化以在所述逻辑区内形成所述金属栅电极。[0121]在上述方法中，进一步包括:在所述存储区内的所述衬底上方形成浮置栅极介电层和浮置栅极层;在所述存储区内的所述浮置栅极层上和所述逻辑区内的所述衬底上形成多晶硅层间介电层;在所述多晶硅层间介电层上形成所述控制栅极层和硬掩模层；以及图案化所述控制栅极层以在所述存储区内形成所述控制栅电极以及在所述逻辑区内形成所述牺牲逻辑栅电极。[0122]在上述方法中，进一步包括:沿着所述控制栅电极形成控制栅极间隔件;根据所述控制栅极间隔件图案化所述存储区内的所述多晶硅层间介电层和所述浮置栅极层以形成浮置栅极以及在所述控制栅电极和所述浮置栅极之间形成多晶硅层间电介质；以及在所述控制栅电极的一侧处形成选择栅电极。[0123]根据本发明的又一实施例，还提供了一种形成集成电路1C的方法，包括:提供衬底，所述衬底包括存储区和与所述存储区邻近的逻辑区；在所述衬底上方形成栅极介电层；在所述栅极介电层上方形成选择栅极层并且图案化所述选择栅极层以在所述存储区内形成选择栅电极以及以在所述逻辑区内形成牺牲逻辑栅电极;形成共形的电荷俘获层，所述共形的电荷俘获层在所述衬底的上表面上方延伸、沿着所述选择栅电极和所述牺牲逻辑栅电极的侧壁向上延伸以及横跨在所述选择栅电极和所述牺牲逻辑栅电极的顶面上方;在所述共形的电荷俘获层上方形成控制栅极层;在所述控制栅极层上方沿着所述电荷俘获层的上侧壁形成覆盖间隔件;去除所述控制栅极层的未被所述覆盖间隔件覆盖的部分，从而在所述选择栅电极的一侧处形成控制栅电极;以及，用高k栅极介电层和金属层替换所述牺牲逻辑栅电极以在所述逻辑区内形成金属栅电极。[0124]在上述方法中，在形成所述覆盖间隔件之前对所述控制栅极层实施回蚀刻，从而形成所述控制栅极层的与所述选择栅电极的顶面对准的平坦顶面。[0125]在上述方法中，进一步包括:在所述牺牲逻辑栅电极和所述控制栅电极之间形成层间介电层；以及在所述层间介电层上方形成硬掩模以覆盖所述存储区以及以暴露所述逻辑区内的所述牺牲逻辑栅电极。[0126]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

权利要求：1.一种集成电路IC，包括：存储区，包括非易失性存储器NVM器件，所述非易失性存储器NVM器件具有设置在衬底上方的两个相邻源极漏极区之间的控制栅电极和选择栅电极，所述控制栅电极和所述选择栅电极包括多晶娃；以及逻辑区，邻近所述存储区设置为并且包括逻辑器件，所述逻辑器件包括金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方的两个相邻源极漏极区之间并且具有被高k栅极介电层覆盖的底面和侧壁表面。

百度查询： 台湾积体电路制造股份有限公司 NVM存储器HKMG集成技术

免责声明
1、本报告根据公开、合法渠道获得相关数据和信息，力求客观、公正，但并不保证数据的最终完整性和准确性。
2、报告中的分析和结论仅反映本公司于发布本报告当日的职业理解，仅供参考使用，不能作为本公司承担任何法律责任的依据或者凭证。

阅读全文 双屏查看 官方信息 专利公告 收藏专利 下载PDF 下载WORD