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申请/专利权人：北京融为科技有限公司

摘要：本发明公开了一种适用于TPC编码的速率匹配系统，包括数据注入模块、TPC编码模块和乒乓RAM模块；数据注入模块输出端与TPC编码模块输入端连接，TPC编码模块输出端与乒乓RAM模块输入端连接；本发明动态范围宽，利用基于请求的乒乓RAM结构做调制源速率匹配，可以适应大码速率动态范围；使用条件宽松，根据本发明算出该编码模式的请求时刻，理论上可以适用于所有调制源设计。乒乓逻辑设计巧妙，完成乒乓操作的代价小，丢数条件苛刻，本发明请求信号产生经过严格计算得出，考虑到存储器读空写满情况，理论上可保证速率匹配过程完全无数据丢失。

主权项：1.一种适用于TPC编码的速率匹配系统，其特征在于：包括数据注入模块、TPC编码模块和乒乓RAM模块；所述数据注入模块输出端与所述TPC编码模块输入端连接，所述TPC编码模块输出端与所述乒乓RAM模块输入端连接；其中：所述数据注入模块用于接收乒乓RAM模块发出数据触发信号，根据所述数据触发信号产生预先设定的帧长数据输出；所述TPC编码模块用于完成Turbo乘积码编码并输出编码信号；所述乒乓RAM模块接收所述编码信号进行速率匹配，并产生写入切换信号做RAM切换，以此完成RAM的写入，当读取时，所述乒乓RAM模块产生读取切换信号做RAM切换，以此完成RAM的读取；所述乒乓RAM模块包括第一速率匹配模块和第二速率匹配模块，所述第一速率匹配模块速率匹配方法包括：步骤S1:计算出乒乓操作的匹配过程所能容忍的最大编码延时，设乒乓RAM模块深度为D，TPC后帧同步字长度为32bit，最大编码延时为Edm，系统时钟为fsys，系统时钟下周期为单位T＝1fsys，码率为Rb，帧间隔为K，编码前数据帧长为3232bit，最低码率的最大不溢出时间为： 对上述公式变形得出： 由得出： 步骤S2:设TPC实际编码延时为Ed，当Ed≥Edm时，在RAM读取数据剩余量小于设定值时，向数据注入模块请求编码数据，设第一速率匹配模块的地址为A由于读写均为单bit数据，为保证RAM不溢出，设：Ed-A≤D-Ed对该公式变形为：A≥2×Ed-D，其中定义:Ed≤D≤2×Ed；为保证RAM不被读空，设：A≤D；当Ed≥Edm时，为保证系统正常工作，编码前读取数据触发信号产生条件满足以下门限时可保证系统正常工作:2×Ed-D≤A≤DEd≤D≤2×Ed当Ed≤Edm时，TPC编码前总bit为3232，TPC编码后总bit为4096，以一帧数据长度为缓存深度，设最大码速率为20Mbps，同时满足不溢出条件： D＝4096+32bit 为保证RAM不被读空，设：A≤4128，当Ed≤Edm时，编码前读取数据触发信号产生条件满足以下门限： 。

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