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申请/专利权人：南京华瑞微集成电路有限公司
申请日：2024-03-01
公开（公告）日：2024-05-31
公开（公告）号：CN118116808A
主分类号：H01L21/336
分类号：H01L21/336;H01L29/78;H01L29/06
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.18#实质审查的生效;2024.05.31#公开
摘要：本发明公开了一种沟槽终端结构的小型化高压平面VDMOS及其制造方法。该方法包括提供第一导电类型的衬底，并在衬底的上侧制作外延层；在终端区的外延层上刻蚀形成两个以上的沟槽，沟槽的宽由内向外依次减小；在沟槽下侧的外延层内注入第二导电类型的元素，然后进行退火操作，以形成环区，所有沟槽下侧的环区连接为一个整体。本发明通过在终端区域刻蚀沟槽，并进行注入和填充，形成沟槽和环区结构，使用氧化层结构承担横向电压，并且使终端区的纵向耗尽更加充分，从而提高终端耐压效率；在相同耐压的情况下，可有效减少终端宽度，缩小管芯尺寸；与常规VDMOS工艺流程兼容，用沟槽刻蚀替代Ring注入，不增加光刻层数，工艺具有可行性。
主权项：1.沟槽终端结构的小型化高压平面VDMOS的制造方法，其特征在于，包括：提供第一导电类型的衬底，并在所述衬底的上侧制作外延层；在终端区的外延层上刻蚀形成两个以上的沟槽，所述沟槽的宽由内向外依次减小；在所述沟槽下侧的外延层内注入第二导电类型的元素，然后进行退火操作，以形成环区，所有沟槽下侧的环区连接为一个整体；在所述沟槽内侧及外延层的上侧生长氧化层；在所述沟槽内及其上端外侧的外延层上制作形成介电层；将有源区的氧化层刻蚀掉，然后对有源区的外延层进行JFET注入和JFET退火操作，以形成第一导电类型的JFET区；在有源区的外延层和介电层上侧生长栅氧化层，并在所述栅氧化层的上侧沉积多晶硅，然后依次对所述多晶硅进行注入和刻蚀操作，以形成第二导电类型的有源区多晶硅、栅区多晶硅和截止环多晶硅；在所述有源区多晶硅四周的外延层内和截止环多晶硅外侧的外延层内制作第二导电类型的第一掺杂区，并在所述第一掺杂区内制作第一导电类型的第二掺杂区；沉积形成介质层，并在所述介质层上刻蚀出连接孔；在所述介质层的上侧及连接孔内溅射形成金属层，所述金属层经刻蚀形成源极金属、栅极金属和截止环金属。
全文数据：
权利要求：
百度查询： 南京华瑞微集成电路有限公司 沟槽终端结构的小型化高压平面VDMOS及其制造方法
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