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申请/专利权人：南京邮电大学;镇江南京邮电大学研究院
申请日：2024-05-11
公开（公告）日：2024-06-07
公开（公告）号：CN118153494A
主分类号：G06F30/331
分类号：G06F30/331;G06F30/337;G06F30/398;G06F17/16
优先权：
专利状态码：在审-实质审查的生效
法律状态：2024.06.25#实质审查的生效;2024.06.07#公开
摘要：本发明公开了一种基于AXI总线实现矩阵SVD分解的硬件加速系统，该系统包括硬件数学加速器、DMA、RAM、寄存器、FIFO及AXI总线模块，并涵盖了软硬件协同工作的驱动程序；所述原理是通过外部驱动写入指令，利用该系统来执行SVD计算的子功能，在寄存器及RAM中进行数据的读写操作，并通过AXI总线与外部系统实现内外数据交换；所述的硬件数学加速器内具有4个三角函数模块，在SVD进行迭代计算时可调动这4个模块进行并行计算，从而缩短计算的时钟周期；本发明采用了64个64比特的寄存器和4个32KB的RAM，可满足大规模高阶矩阵的存储需求，同时支持单、双精度的计算；通过写指令来配置内部硬件加速系统的功能，提高了系统的灵活性和可配置性，可满足不同的应用需求。
主权项：1.一种基于AXI总线实现矩阵SVD分解的硬件加速系统，其特征在于:通过AXI总线，实现内部硬件加速系统与外部系统的协同工作及数据交换，SVD分解的完整流程是按照指令执行的，通过硬件加速系统来实现SVD计算的子功能，同时可自由配置指令以匹配不同的计算需求，最终实现左、右奇异矩阵及奇异值矩阵的计算；硬件加速系统包括硬件数学加速器、DMA、RAM、寄存器、FIFO及AXI总线模块，其中硬件数学加速器包括4个FUNC功能模块、MAT功能模块和Queue功能模块;本系统进行矩阵SVD分解计算时各模块执行流程如下：首先，将SVD分解整体的功能以指令的方式存储在驱动程序Hardware_Svd中，通过gcc编译器对指令进行编译，编译指令到硬件加速系统的FIFO中去；然后硬件加速系统里的硬件数学加速器检测到FIFO中有指令，则取出指令执行硬件数学加速器中对应的功能模块，根据相应的配置指令调用空闲的FUNC、MAT及Queue模块里对应的子功能进行计算；最后把硬件数学加速器中计算的中间结果或最终结果存储在指定寄存器和RAM中以供外部系统读取。
全文数据：
权利要求：
百度查询： 南京邮电大学;镇江南京邮电大学研究院 一种基于AXI总线实现矩阵SVD分解的硬件加速系统
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