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申请/专利权人：北京华大九天科技股份有限公司
申请日：2024-03-19
公开（公告）日：2024-06-11
公开（公告）号：CN118171628A
主分类号：G06F30/396
分类号：G06F30/396
优先权：
专利状态码：在审-公开
法律状态：2024.06.11#公开
摘要：本公开是关于一种基于关键路径的时钟树综合处理方法、装置、设备及介质。所述方法包括：确定芯片中的关键路径；其中，所述芯片包括多个模块以及多个IP；基于所述关键路径，调整所述芯片中的所述模块和或所述IP的位置，得到更新后的芯片布局；基于所述关键路径以及所述芯片布局，生成时钟树，所述时钟树包括时钟源以及多个节点；基于预设时钟偏斜进行时钟树综合处理，以使所述关键路径的时钟偏斜减小。该方法在进行时钟树综合处理时，考虑芯片中的关键路径，使关键路径的时钟偏斜减小，确保在复杂芯片中的时钟树有较小的时钟树延迟、时钟偏斜，有均衡的时钟树，从而确保芯片物理设计中的时序一致，达到减小芯片面积、降低芯片功耗的目的。
主权项：1.一种基于关键路径的时钟树综合处理方法，其特征在于，所述方法包括：确定芯片中的关键路径；其中，所述芯片包括多个模块以及多个IP；基于所述关键路径，调整所述芯片中的所述模块和或所述IP的位置，得到更新后的芯片布局；基于所述关键路径以及所述芯片布局，生成时钟树，所述时钟树包括时钟源以及多个节点；基于预设时钟偏斜进行时钟树综合处理，以使所述关键路径的时钟偏斜减小。
全文数据：
权利要求：
百度查询： 北京华大九天科技股份有限公司 基于关键路径的时钟树综合处理方法、装置、设备及介质
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