买专利卖专利找龙图腾，真高效！ 查专利查商标用IPTOP,全免费！专利年费监控用IP管家,真方便！

申请/专利权人：恩智浦有限公司

摘要：本发明描述静电放电ESD保护装置和操作ESD保护装置的方法的实施例。在一个实施例中，ESD保护装置包括：第一双极装置，其连接到第一节点；第二双极装置，其连接到所述第一双极装置且连接到第二节点；以及金属氧化物半导体MOS装置，其连接到所述第一节点和所述第二节点且连接到所述第一双极装置和所述第二双极装置，并且被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而对电流进行分流。所述第一双极装置、所述第二双极装置和所述MOS装置形成于深阱结构上。还描述了其它实施例。

主权项：1.一种静电放电ESD保护装置，其特征在于，所述静电放电保护装置包括：第一双极装置，其连接到第一节点；第二双极装置，其连接到所述第一双极装置且连接到第二节点；以及金属氧化物半导体MOS装置，其连接到所述第一节点和所述第二节点且连接到所述第一双极装置和所述第二双极装置，并且被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而对电流进行分流，其中所述第一双极装置、所述第二双极装置和所述金属氧化物半导体装置形成于深阱结构上,其中所述深阱结构包括形成在衬底层的顶部和N阱的下方的深N阱层，并且其中N阱与深N阱层接触并且与衬底层接触；所述第一双极装置和所述第二双极装置中的至少一个响应于所述ESD脉冲充当二极管或可控硅整流器SCR。

全文数据：用于静电放电ESD保护的装置和方法技术领域[0001]本发明的实施例大体上涉及电子硬件和操作电子硬件的方法，且更具体地说，涉及静电放电ESD保护装置和提供ESD保护的方法。背景技术[0002]静电放电是一种可由静电的积聚导致的突发性电流。ESD保护装置可用于对ESD电流进行分流以防止装置的热损伤。举例来说，ESD保护装置可整合到如集成电路1C芯片的电气装置上，从而得到低阻抗通道以防止对电气装置的组件的热损伤。ESD保护装置的操作特性例如，用于激活ESD保护装置以对ESD电流进行分流的ESD反应时间）可能会影响ESD保护装置的性能。发明内容[0003]描述ESD保护装置和操作ESD保护装置的方法的实施例。在一个实施例中，ESD保护装置包括:第一双极装置，其连接到第一节点；第二双极装置，其连接到第一双极装置且连接到第二节点；以及金属氧化物半导体M0S装置，其连接到第一节点和第二节点且连接到第一双极装置和第二双极装置，并且被配置成响应于在第一节点与第二节点之间接收的ESD脉冲而对电流进行分流。第一双极装置、第二双极装置和M0S装置形成于深阱结构上。还描述了其它实施例。[0004]在一实施例中，M0S装置包括连接到第二节点的栅极端以及连接到第一双极装置和第二双极装置的主体。[0005]在一实施例中，第一双极装置包括第一双极晶体管，第二双极装置包括第二双极晶体管，M0S装置包括NM0S晶体管，且深阱结构包括深N阱层。[0006]在一实施例中，第一双极晶体管和第二双极晶体管属于不同类型。[0007]在一实施例中，第一双极晶体管包括PNP双极晶体管，且第二双极晶体管包括NPN双极晶体管。[0008]在一实施例中，丽0S晶体管包括:栅极端和源极端，其连接到NPN双极晶体管的发射极且连接到第二节点；漏极端，其连接到PNP双极晶体管的发射极且连接到第一节点；以及主体，其连接到PNP双极晶体管的集电极且连接到NPN双极晶体管的基极。[0009]在一实施例中，PNP双极晶体管的基极连接到NPN双极晶体管的集电极。[0010]在一实施例中，PNP双极晶体管的基极和NPN双极晶体管的集电极连接到第三节点。[0011]在一实施例中，PNP双极晶体管的发射极形成于与深N讲层接触的N掺杂区上。[0012]在一实施例中，PNP双极晶体管的基极形成于与深N阱层接触的N阱上。[0013]在一实施例中，NM0S晶体管的栅极端形成于与深N阱层接触的P阱上。[0014]在一实施例中，深N阱层的深度约为1，600微米。[0015]在一实施例中，第一双极晶体管和第二双极晶体管中的至少一个响应于ESD脉冲充当二极管。[0016]在一实施例中，MOS装置以及第一双极晶体管和第二双极晶体管中的一个响应于ESD脉冲充当可控硅整流器SCR。_7]在一实施例中，ESD保护装置包括:PNP双极晶体管，其连接到第一节点;NPN双极晶体管，其连接到PNP双极晶体管且连接到第二节点；以及NMOS晶体管，其连接到第一节点和第二节点、连接到PNP双极晶体管且连接到NPN双极晶体管，并且被配置成响应于在第一节点与第二节点之间接收的ESD脉冲对电流进行分流。PNP双极晶体管、NPN双极晶体管和NMOS晶体管形成于深N阱结构上，以使得PNP双极晶体管响应于ESD脉冲充当二极管。[0018]在一实施例中，NMOS晶体管包括:栅极端和源极端，其连接到NPN双极晶体管的发射极且连接到第二节点；漏极端，其连接到PNP双极晶体管的发射极且连接到第一节点；以及主体，其连接到PNP双极晶体管的集电极且连接到NPN双极晶体管的基极。[0019]在一实施例中，PNP双极晶体管的基极连接到NPN双极晶体管的集电极且连接到第--H-*hr二点。[0020]在一实施例中，PNP双极晶体管的发射极形成于与深N阱层接触的N掺杂区上，PNP双极晶体管的基极形成于与深N阱层接触的N阱上，且NMOS晶体管的栅极端形成于与深N阴：层接触的P阱上。[0021]在一实施例中，NM0S晶体管以及PNP双极晶体管和NPN双极晶体管中的至少一个响应于ESD脉冲充当SCR。[0022]在一实施例中，操作ESD保护装置的方法涉及：在ESD保护装置处接收ESD脉冲；响应于ESD脉冲，激活形成于深阱结构上的ESD保护装置的集成二极管；以及响应于激活集成二极管，使用ESD保护装置的M0S装置传导来自ESD脉冲的ESD电流。[0023]结合附图借助于本发明原理的例子描绘的本发明的实施例的其它方面和优点将从以下详细描述中变得显而易见。附图说明[0024]图1是根据本发明的实施例的电气装置的示意性框图。[0025]图2描绘图1中所描绘的电气装置的ESD保护装置的实施例。[0026]图3描绘根据本发明的实施例的ESD保护装置的俯视布局图。[0027]图4描绘图3中所描绘的ESD保护装置304的横截面视图。[0028]图5描绘图1中所描绘的电气装置的实施例。[0029]图6描绘图1中所描绘的电气装置的另一实施例。[0030]图7是过程流程图，其示出一种用于操作根据本发明的实施例的ESD保护装置的方法。[0031]在整个描述中，类似的附图标记可用以识别类似的元件。具体实施方式[0032]将容易理解，如本文中大致描述且在附图中示出的实施例的组件可以各种不同的配置来布置和设计。因此，以下如图中所表示的各种实施例的详细描述并非意图限制本公开的范围，而仅仅是表示各种实施例。虽然在图式中呈现了实施例的各种方面，但除非特别地指示，否则所述图式未必按比例绘制。[0033]所描述实施例应视为在所有方面均仅为说明性而非限制性的。因此，本发明的范围由所附权利要求书而不是由该详细描述来指示。在权利要求书的同等物的含义和范围内的所有变化均涵盖在权利要求书的范围内。[0034]贯穿本说明书对特征、优点或类似语言的提及并不暗示可通过本发明实现的所有特征及优点应在或在任何单个实施例中。相反，提到该特征和优点的语言应理解成结合实施例所描述的具体特征、优点或特性包括于至少一个实施例中。因此，贯穿本说明书对特征和优点的论述以及类似语言可能但未必是指同一实施例。[0035]此外，本发明的所描述特征、优点和特性可以任何合适方式在一个或多个实施例中组合。相关领域的技术人员将认识到，鉴于本文中的描述，本发明可在无具体实施例的特定特征或优点中的一个或多个特征或优点的情况下实践。在其它情况下，可在某些实施例中识别出可能不存在于本发明的所有实施例中的额外特征和优点。[0036]贯穿本说明书对“一个实施例”、“一实施例”或类似语言的提及意味着结合所指示的实施例描述的特定特征、结构或特性包括于至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在一实施例中”和类似语言可能但未必均是指同一实施例。[0037]图1是根据本发明的实施例的电气装置1〇〇的示意性框图。在图1中所描绘的实施例中，电气装置包括核心电路102和用以在ESD事件期间保护核心电路的ESD保护装置104，所述ESD事件可以是ESD测试或实际ESD冲击。核心电路和ESD保护装置两个都连接到第一节点110和第二节点120。第一节点110和第二节点120耦合到不同电压。在一些实施例中，第一节点110连接到正电压，且第二节点120连接到接地或低于第一节点110处的电压的电压，或反之亦然。在一实施例中，电气装置是1C装置，且第一节点和第二节点是1C装置的电端子，例如电接触焊盘或电接触引脚。[0038]电气装置100可用于各种应用中，例如汽车应用、通信应用、工业应用、医疗应用、计算机应用和或消费者应用或电器应用。在一些实施例中，电气装置是1C装置。举例来说，可在例如半导体晶片或印刷电路板PCB的衬底上实施电气装置。在一些实施例中，电气装置包括于例如智能电话、平板电脑、笔记本电脑等的计算装置中。举例来说，电气装置可包括于能够近场通信NFC的计算装置中。尽管电气装置在图1中示出为包括核心电路1〇2和ESD保护装置104,但在其它实施例中，电气装置可以包括额外电路元件。举例来说，电气装置可以包括定位于低电压域且用以控制定位于高电压域的核心电路的控制电路。[0039]核心电路102是在ESD事件的情况下待由ESD保护装置104保护的装置，所述ESD事件例如在第一节点110与第二节点12〇之间接收的ESD脉冲。核心电路通常包括易受ESD冲击影响的一个或多个内部电路组件，例如晶体管、电容器或二极管。核心电路的例子包括但不限于可用于例如车辆控制或通信、识别、无线通信和或照明控制的微控制器、收发器和开关电路。在一实施例中，核心电路封装为半导体1C芯片。[0040]ESD保护装置104在ESD事件期间保护核心电路102,所述ESD事件例如在第一节点110与第二节点120之间接收的ESD脉冲。ESD保护装置可用以保护电气装置100的电源域。举例来说，ESD保护装置可连接到电气装置的电源轨且响应于ESD脉冲对ESD电流进行分流以保护核心电路。ESD保护装置可利用合适的半导体装置实施。在图1中所描绘的实施例中，ESD保护装置包括:第一双极装置1〇6，其连接到第一节点丨10;第二双极装置1〇8，其连接到第一双极装置且连接到第二节点120;以及金属氧化物半导体MOS装置116,其连接到第一节点和第二节点且连接到第一双极装置和第二双极装置，并且被配置成响应于在第一节点与第二节点之间接收的ESD脉冲对电流进行分流。在一些实施例中，第一双极晶体管和第二双极晶体管属于不同类型。举例来说，第一双极晶体管和第二双极晶体管中的一个是PNP双极晶体管，而第一双极晶体管和第二双极晶体管中的另一个是NPN双极晶体管。尽管第一双极装置、第二双极装置和M0S装置在图1中示出为以特定方式连接，但在其它实施例中，第一双极装置、第二双极装置和M0S装置以与图1中所描绘的实施例不同的方式连接。举例来说，第二双极装置可通过一种电气连接连接到第二节点，而M0S装置可通过另一种电气连接连接到第二节点。[0041]在一些实施例中，第一双极装置106、第二双极装置108和M0S装置116形成于深阱结构118上。深阱结构可以是深N掺杂阱结构（S卩，深N阱结构或深P掺杂阱结构（即，深P阱结构）。在一些实施例中，深阱结构包括位于N阱或P阱下方的掺杂层。举例来说，深阱结构包括位于N阱下方的N掺杂层。在一实施例中，深阱结构到衬底中的深度大于普通阱结构例如，N阱或P阱）的深度。深阱结构到衬底中的深度可约为普通阱结构深度的两倍或三倍。举例来说，深阱结构的深度可约例如，±5%为l，600wn，而普通阱结构的深度可约例如，±5%为600M1。可偏置深阱结构以产生专用的集成二极管且增强附近电路的锁定抗扰性。由于第一双极装置、第二双极装置和M0S装置形成于深阱结构上，因此ESD保护装置104的触发电压可快速增压，且用于激活ESD保护装置以对ESD电流进行分流的ESD反应时间可减少。具体地说，第一双极晶体管和或第二双极装置108可响应于在第一节点110与第二节点120之间接收的ESD脉冲充当二极管。M0S装置以及第一双极晶体管和第二双极晶体管可响应于在第一节点与第二节点之间接收的ESD脉冲充当可控硅整流器SCR。在ESD保护装置104的示例性操作中，响应于在第一节点110与第二节点120之间接收的ESD脉冲，第一双极装置106充当随后正向偏置的集成二极管。在正向偏置集成二极管经后，触发电流注入到M0S装置116中，所述M0S装置116激活由M0S装置以及由第一双极装置和第二双极装置形成的SCR并产生触发电压事件。具体地说，在达到ESD保护电路的触发电压后，SCR可以进入传导状态（S卩，“接通”状态且随后电流通过ESD保护电路进行分流。[0042]相较于电容性ESD轨夹和二极管触发的SCR，ESD保护装置104可以较小衬底大小提供快速反应ESD保护，尤其是对于低电压例如，1•2V到1.8V应用。因此，ESD保护装置可以有限衬底大小用于例如系统单芯片SoC装置的装置中。举例来说，虽然电容性ESD轨夹可提供快速反应ESD保护和较低过冲峰值电压，但是电容性ESD轨夹的大小（S卩，物理尺寸）对于SoC装置中的ESD保护来说可能太大。相较于电容性ESD轨夹，ESD保护装置可以较小衬底面积予以实施，但仍提供快速反应ESD保护。因此，每衬底面积的ESD电流容量高于传统电容性触发ESD轨夹的每衬底面积的ESD电流容量。二极管触发的SCR可用于低电压应用。然而，二极管触发的SCR在ESD事件下可具有较高过冲电压。相较于电容性ESD轨夹，ESD保护装置可以快速反应ESD保护提供较低过冲峰值电压。[0043]图2描绘图1中所描绘的ESD保护装置104的实施例。在图2中所描绘的实施例中，ESD保护装置204包括PNP双极晶体管2〇6、NPN双极晶体管208和NM0S晶体管216,其均形成于深N阱218上。NM0S晶体管的栅极端⑹和源极端⑸连接到NPN双极晶体管的发射极E且连接到参考电压REF引脚220,所述REF引脚220连接到参考电压例如，接地）。丽⑽晶体管的漏极端⑼连接到PNP双极晶体管的发射极⑻且连接到高压ZAP引脚210,所述ZAP引脚210连接到高于REF引脚处的参考电压的正电压。ESD脉冲可在ESD事件期间应用于ZAP引脚2KKNMOS晶体管还包括浮动主体222,所述浮动主体222连接到PNP双极晶体管的集电极〇且连接到NPN双极晶体管的基极BJNP双极晶体管的基极⑻连接到NPN双极晶体管的集电极⑹和深N阱DNW引脚230。在一些实施例中，PNP双极晶体管、NPN双极晶体管和NMOS晶体管定位于共同衬底层上，例如P掺杂衬底层。图2中所描绘的ESD保护装置204是图1中所描绘的ESD保护装置104的可能实施方案。具体地说，PNP双极晶体管、NPN双极晶体管、NMOS晶体管和深N阱分别是图1中所描绘的第一双极装置106、第二双极装置108、M0S装置116和深阱结构118的实施例。然而，图1中所描绘的ESD保护装置可以与图2中所描绘的ESD保护装置不同的方式实施。举例来说，尽管PNP双极晶体管的基极⑻和NPN双极晶体管的集电极C在图2中示出为连接到DNW引脚230,但在其它实施例中，ESD保护装置204可能仅具有两个引脚（即，ZAP引脚和REF引脚）。在这些实施例中，PNP双极晶体管的基极⑻和NPN双极晶体管的集电极⑹连接到ZAP引脚。在另一例子中，ZAP引脚、REF引脚和DNW引脚中的至少一个可至少部分地位于ESD保护装置204的封装内。[0044]在ESD保护装置204的示例性操作中，在ESD事件（例如，在ZAP引脚210与REF引脚220之间接收的ESD脉冲期间，如果ESD电压超出ESD保护装置的触发电压，那么PNP双极晶体管206充当集成二极管且经正向偏置。在正向偏置集成二极管后，高电流快速注入到NMOS晶体管216的浮动主体222中，以激活由PNP双极晶体管、NPN双极晶体管208和NMOS晶体管形成的SCR。由于ESD保护装置具有集成二极管和浮动基极NMOS晶体管，因此图2中所描绘的ESD保护装置的击穿时间（例如，雪崩击穿时间）比二极管触发的SCR的击穿时间更短。因此，图1中所描绘的ESD保护装置的ESD反应时间比二极管触发的SCR的ESD反应时间更短。[0045]图3描绘根据本发明的实施例的ESD保护装置304的俯视布局图。在图3中所描绘的俯视布局图中，ESD保护装置304包括N掺杂环332，P掺杂环340，P掺杂带342、344，N掺杂结构336、338，以及卩掺杂区346、348、350、352、354、356、358、360、362、366、368、370、372、374、396。卩摻杂环、P掺杂带、N掺杂结构和P掺杂区形成于深N阱层318上。沟道334定位于深N阱318与N掺杂环之间。图3中所描绘的ESD保护装置是图2中所描绘的ESD保护装置204的可能实施方案。然而，图2中所描绘的ESD保护装置可以与图2中所描绘的布局不同的方式实施。举例来说，尽管ESD保护装置在图3中示出为包括特定数量的N掺杂区段和P掺杂区段，但在其它实施例中，ESD保护装置可以包括更多N掺杂区段和或更多P掺杂区段和或更少N掺杂区段和或更少P掺杂区段。[0046]图4描绘图3中所描绘的ESD保护装置304在图3中由虚线箭头X到X所指示的位置处的横截面视图。在X-X'横截面视图中，n型漂移区卿，ndrift区480和484、第一P阱（PW区482以及第二PW区486形成于深N阱层318的顶部上且与所述深N阱层318接触。深N阱层318至少部分地形成于衬底层492的顶部上且与衬底层492接触，所述衬底层492可以是外延膜、外延层或任何其它合适的衬底。N掺杂阱NW488，也称为N阱，至少部分地形成于深N阱层和衬底层492的顶部上且与深N阱层和衬底层492接触。第一PW区482将ndrift区480和ndrift区484隔开，而第二PW区486将ndrift区484和N阱隔开。P掺杂区360位于ndrift区480的顶部上，所述P掺杂区360可以是图2中所描绘的PNP双极晶体管206的发射极⑻。N掺杂区436-1、436-2位于第一PW区482的顶部上，所述N掺杂区436-1、436-2可以是有源区。多晶硅polysiliconpoly栅极498形成于N掺杂区436-1、436-2以及第一?你区的顶部上，所述多晶硅栅极4明可以是图2中所描绘的NM0S晶体管2ie的栅极端⑹。在一些实施例中，接触垫例如，金属层形成于多晶硅栅极498上。P掺杂区372位于ndrift区484的顶部上，而p掺杂环340位于第二Pff区486的顶部上。N掺杂环332形成于N阱488的顶部上，所述N掺杂环332可以是有源区。N掺杂环332可以是图2中所描绘的PNP双极晶体管206的基极⑻。在X-X，横截面视图中，P掺杂区360、N掺杂区436-1和P掺杂区372连接到高压ZAP引脚410。多晶硅栅极498、N掺杂区43e_2、P掺杂区3了2和P掺杂环M0连接到参考电压REF引脚420,而N掺杂环332连接到深N阱（DNW引脚430。在一些实施例中，接触层（例如，金属层）形成于p掺杂区36〇、N掺杂区436-l、N掺杂区436-2、P掺杂区372、P掺杂环340和N掺杂环332中的每一个上。在一些实施例中，P掺杂区372、ndrift区484和第一PW区4似形成PNP双极晶体管。在一些其它实施例中，P掺杂区360、ndrift区48〇和第一区482形成PNP双极晶体管。在一些实施例中，N掺杂区4：36-1、第一PW区仙2和N掺杂区4：36-2形成NM0S晶体管。在一些实施例中，深n阱层318、第一PW区482和N掺杂区4：36_2形成NPN双极晶体管。P掺杂环340和第二PW区486可以是任选的。在一些实施例中，ESD保护装置304不包括P掺杂环340和第二PW区486。[0047]在图3和4中所描绘的ESD保护装置304的示例性操作中，在ESD事件例如，在ZAP引脚410与REF引脚物之间接收的ESD脉冲期间，如果ESD电压超出ESD保护装置的触发电压，那么正向偏置集成二极管经，且电流流经如图4中所示出且被称作集成二极管路径的电流路径490。在正向偏置集成二极管后，集成SCR被激活，且电流流经如图4中所示出且被称作SCR路径的电流路径492。举例来说，当P掺杂区372处的电压高于阈值电压（例如，DNW引脚430处的电压和集成二极管处的电压的总和时，空穴电流由集成二极管产生且扩散以激励浮动PW482。因此，由深N阱层318、第一Pff区你2和N掺杂区4%-2形成的麵0S晶体管导通即，传导）。当P掺杂区372处的电压高于阈值电压例如，DNW引脚处的电压和集成二极管处的电压的总抑时，由P掺杂区360、ndrift区480和第一PW区形成的PNP晶体管导通（g卩，传导），所述PNP晶体管激活集成SCR。相较于无深N讲层的ESD保护装置，图3和仲所描绘的ESD保护装置的深N讲层在ESD操作期间形成集成二极管。因此，图3和4中所描绘的esd保护装置的击穿时间例如，雪崩击穿时间）比无深N阱层的ESD保护装置，例如二极管触发的SCR的击穿时间更短。因此，图3和4中所描绘的ESD保护装置的ESD反应时间可比无深N阱层的ESD保护装置的ESD反应时间更短。在一些实施例中，P掺杂区360与1^掺杂区436_2之间的距离“d2”）和或N掺杂区436-2与P掺杂区372之间的距离（“dl”）可设定成调整图3和仲所描绘的ESD保护装置的ESD反应时间和或在图3和4中所描绘的ESD保护装置中出现击穿情况时的保持电压。[0048]图1中所描绘的电气装置1〇〇可用于不同应用中。图5描绘图丨中所描绘的电气装置100的实施例，其中ESD保护装置5〇4用以在ESD事件期间保护输出引脚510,所述ESD事件可以是ESD测试或实际ESD冲击。在图5中所描绘的实施例中，电气装置500包括实施为匪〇5晶体管（“Mn”）的核心电路502、用以在ESD事件期间保护核心电路的ESD保护装置504、控制电路566和PM0S晶体管（“Mp”）564ONM0S晶体管Mn和ESD保护装置均连接到输出引脚510且连接到接地（“GND”）引脚52〇。控制电路连接到GND引脚且连接到高压（“Vdd”）引脚540,而PM〇s晶体管Mp连接到VDD引脚且连接到输出引脚。ESD保护装置保护NM〇S晶体管Mn避免在输出引脚处接收的ESD脉冲。图5中所描绘的电气装置是图1中所描绘的电气装置的可能实施方案。具体地说，图5中所描绘的ESD保护装置504和NMOS晶体管Mn分别是图1中所描绘的ESD保护装置104和核心电路102的实施例。然而，图1中所描绘的电气装置可以与图5中所描绘的电气装置不同的方式实施。[0049]图6描绘图1中所描绘的电气装置100的实施例，其中ESD保护装置604用以在ESD事件期间保护输入引脚610,所述ESD事件可以是ESD测试或实际ESD冲击。在图6中所描绘的实施例中，电气装置600包括实施为NM0S晶体管（“Mox”）的核心电路602和用以在ESD事件期间保护核心电路的ESD保护装置604。丽0S晶体管Mox和ESD保护装置均连接到输入引脚610且连接到接地（“GND”）引脚62KESD保护装置保护NM0S晶体管Mox避免在输入引脚处接收的ESD脉冲。图6中所描绘的电气装置是图1中所描绘的电气装置的可能实施方案。具体地说，图6中所描绘的ESD保护装置604和NM0S晶体管Mn分别是图1中所描绘的ESD保护装置104和核心电路102的实施例。然而，图1中所描绘的电气装置可以与图6中所描绘的电气装置不同的方式实施。[0050]图7是过程流程图，其示出一种用于操作根据本发明的实施例的ESD保护装置的方法。在框702处，在ESD保护装置处接收ESD脉冲。在框704处，响应于ESD脉冲，激活形成于深阱结构上的ESD保护装置的集成二极管。在框706处，响应于操作集成二极管，使用ESD保护装置的M0S装置传导来自ESD脉冲的ESD电流。ESD保护装置可与图1中所描绘的ESD保护装置104、图2中所描绘的ESD保护装置204、图3中所描绘的ESD保护装置304、图5中所描绘的ESD保护装置5〇4和或图6中所描绘的ESD保护装置604相同或类似。[0051]尽管以特定次序示出和描述了本文中的方法的操作，但是可更改所述方法的操作次序，使得可以相反次序执行某些操作，或使得可至少部分地与其它操作同时执行某些操作。在另一实施例中，可以间断和或交替的方式实施不同操作的指令或子操作。[0052]另外，虽然已描述或描绘的本发明的特定实施例包括本文中描述或描绘的若干组成部分，但是本发明的其它实施例可以包括更少或更多组成部分以实施更少或更多特征。[0053]此外，虽然已描述和描绘了本发明的特定实施例，但是本发明不限于如此描述和描绘的部分的特定形式或布置。本发明的范围将由在此所附的权利要求书及其等效物所限定。

权利要求：1.一种静电放电ESD保护装置，其特征在于，所述ESD保护装置包括：第一双极装置，其连接到第一节点；第二双极装置，其连接到所述第一双极装置且连接到第二节点；以及金属氧化物半导体MOS装置，其连接到所述第一节点和所述第二节点且连接到所述第一双极装置和所述第二双极装置，并且被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲而对电流进行分流，其中所述第一双极装置、所述第二双极装置和所述MOS装置形成于深讲结构上。2.根据权利要求1所述的ESD保护装置，其特征在于，所述MOS装置包括连接到所述第二节点的栅极端以及连接到所述第一双极装置和所述第二双极装置的主体。3.根据权利要求1所述的ESD保护装置，其特征在于，所述第一双极装置包括第一双极晶体管，其中所述第二双极装置包括第二双极晶体管，其中所述MOS装置包括NMOS晶体管，且其中所述深阱结构包括深N阱层。4.根据权利要求3所述的ESD保护装置，其特征在于，所述第一双极晶体管和所述第二双极晶体管属于不同类型。5.根据权利要求3所述的ESD保护装置，其特征在于，所述第一双极晶体管包括PNP双极晶体管，且其中所述第二双极晶体管包括NPN双极晶体管。6.根据权利要求5所述的ESD保护装置，其特征在于，所述NMOS晶体管包括：栅极端和源极端，其连接到所述NPN双极晶体管的发射极且连接到所述第二节点；漏极端，其连接到所述PNP双极晶体管的发射极且连接到所述第一节点；以及主体，其连接到所述PNP双极晶体管的集电极且连接到所述NPN双极晶体管的基极。7.根据权利要求6所述的ESD保护装置，其特征在于，所述PNP双极晶体管的基极连接到所述NPN双极晶体管的集电极。8.根据权利要求7所述的ESD保护装置，其特征在于，所述PNP双极晶体管的所述基极和所述NPN双极晶体管的所述集电极连接到第三节点。9.一种静电放电ESD保护装置，其特征在于，所述ESD保护装置包括：PNP双极晶体管，其连接到第一节点；NPN双极晶体管,其连接到所述PNP双极晶体管且连接到第二节点；以及NMOS晶体管，其连接到所述第一节点和所述第二节点、连接到所述PNP双极晶体管以及所述NPN双极晶体管，并且被配置成响应于在所述第一节点与所述第二节点之间接收的ESD脉冲对电流进行分流，其中所述PNP双极晶体管、所述NPN双极晶体管和所述NMOS晶体管形成于深N阱结构上，以使得所述PNP双极晶体管响应于所述ESD脉冲充当二极管。10.—种用于操作静电放电ESD保护装置的方法，其特征在于，所述方法包括：在所述ESD保护装置处接收ESD脉冲；响应于所述ESD脉冲，激活形成于深阱结构上的所述ESD保护装置的集成二极管；以及响应于激活所述集成二极管，使用所述ESD保护装置的金属氧化物半导体M0S装置传导来自所述ESD脉冲的ESD电流。

百度查询： 恩智浦有限公司 用于静电放电（ESD）保护的装置和方法