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【发明公布】一种适用于5G LDPC码的并行解交织器及解交织方法_西安电子科技大学_202410440308.1 

申请/专利权人:西安电子科技大学

申请日:2024-04-12

公开(公告)日:2024-06-18

公开(公告)号:CN118214433A

主分类号:H03M13/27

分类号:H03M13/27;H03M13/11

优先权:

专利状态码:在审-公开

法律状态:2024.06.18#公开

摘要:本发明提出了一种适用于5GLDPC码的并行解交织器及方法,并行解交织器包括级联的参数计算模块、比特解交织模块和比特拼接模块,且参数计算模块的输出端还与比特拼接模块的输入端相连;解交织方法包括初始化5GLDPC码的并行码字数据和译码参数;参数计算模块计算每个解交织块的结尾剩余比特长度;参数计算模块计算每个解交织块的参数;比特解交织模块对并行码字数据进行比特解交织处理;比特拼接模块获取5GLDPC码的解交织结果。本发明通过拼接得到解交织块矩阵中每个元素的有效比特位,拓宽了解交织器的适用范围;通过对并行的多个码字数据的排列方式进行调整,避免了解交织地址产生,且参与的硬件少,降低了资源消耗。

主权项:1.一种适用于5GLDPC码的并行解交织器,其特征在于,包括级联的参数计算模块、比特解交织模块和比特拼接模块,且参数计算模块的输出端还与比特拼接模块的输入端相连;所述比特解交织模块包括级联的分支跳转单元、寄存器矩阵构造单元、并行的Q个先进先出读写缓存器以及输出控制单元,所述分支跳转单元包括并行的多个跳转分支;所述寄存器矩阵构造单元包括并行的Q个总线寄存器;所述比特拼接模块包括级联的移位寄存器和码字拼接单元,其中,Q≥1。

全文数据:

权利要求:

百度查询: 西安电子科技大学 一种适用于5G LDPC码的并行解交织器及解交织方法

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