申请/专利权人：杭州城芯科技有限公司

申请日：2017-11-07

公开（公告）日：2024-06-18

公开（公告）号：CN107659307B

主分类号：H03L7/089

分类号：H03L7/089;H02M3/07;H02M1/44

优先权：

专利状态码：有效-授权

法律状态：2024.06.18#授权;2020.07.28#著录事项变更;2018.03.06#实质审查的生效;2018.02.02#公开

摘要：本发明公开了一种用于频率综合器的电流源交替互换的电荷泵电路，包括两个电流源、两个电流沉、四个开关与四个数据选择器。所述电流源、电流沉与数据选择器连接，数据选择器与开关连接；数据选择器分别为选择器M1、选择器M2、选择器M3、选择器M4，开关分别为开关SW1、开关SW2、开关SW3、开关SW4，其中选择器M1与选择器M3通过开关SW1、开关SW3输出作为OUTP端，选择器M2与选择器M4通过开关SW2、开关SW4输出作为OUTN端；本发明提供一种用于频率综合器的电流源交替互换的电荷泵电路，具有更好的噪声抑制能力，且可减小引入的参考杂散。

主权项：1.一种用于频率综合器的电流源交替互换的电荷泵电路，其特征在于，电荷泵包括第一电流源、第二电流源、第一电流沉、第二电流沉、第一开关、第二开关、第三开关、第四开关、第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器；所述第一电流源、第二电流源与第一数据选择器的输入端连接，所述第一数据选择器输出端与第一开关连接；所述第一电流沉、第二电流沉与第三数据选择器连接，所述第三数据选择器与第三开关连接；所述第一开关与第三开关串联，并在两者连接处作为电荷泵的输出端；所述第一电流源、第二电流源与第二数据选择器的输入端连接，所述第二数据选择器输出端与第二开关连接；所述第一电流沉、第二电流沉与第四数据选择器连接，所述第四数据选择器与第四开关连接；所述第二开关与第四开关串联，并在两者连接处作为电荷泵输出端；所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器都由第一MOS管、第二MOS管组成，所述第一MOS管、第二MOS管的G极的控制信号互为反相信号；所述第一MOS管、第二MOS管采用PMOS管组成选择器结构，所述第一MOS管的S极、第二MOS管的S极作为数据选择器的两个输入端，所述第一MOS管的D极、第二MOS管的D极连接，并作为数据选择器的输出端；所述第一MOS管、第二MOS管采用NMOS管的选择器结构，所述第一MOS管的D极、第二MOS管的D极作为数据选择器的两个输入端连接，所述第一MOS管的S极、第二MOS管的S极连接，并作为数据选择器的输出端连接；所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器的选择信号端与参考时钟模块连接；选择信号为参考时钟的分频信号，选择信号跳变时，数据选择器的输出在“0”和“1”之间切换，使电流源和电流沉分别以选择信号的频率交替连接到输出端，选择信号选择参考时钟的下降沿时刻跳变。

全文数据：一种用于频率综合器的电流源交替互换的电荷泵电路技术领域[0001]本发明涉及射频、模拟集成电路领域，更具体的说，它涉及一种用于频率综合器的电流源交替互换的电荷栗电路。背景技术[0002]锁相的概念最早是在20世纪30年代提出的，而且很快在电子学和通讯领域中获得广泛应用。尽管基本锁相环PLL自出现之日起几乎保持原样，但是使用不同的技术制作及满足不同应用要求的锁相环的实现对设计师一直是一项挑战。[0003]在无线通信的射频收发机中，锁相环作为频率综合器，提供本振信号用于调制解调，同时也为数字模块提供系统时钟。电荷栗锁相环是目前较常用一种结构，锁相环在工作时，压控振荡器VCO的输出经过分频器后由鉴频鉴相器PFD鉴别输入参考时钟与分频输出时钟的相位差，输出与相位差成正比的电压脉冲，由电荷栗CP转换为充放电电流输出到环路滤波器，转为VCO的控制电压输入，从而调整其输出频率及相位，最终实现分频器输出的信号与参考时钟相位对齐、频率相等，此时锁相环系统锁定。[0004]锁相环的性能衡量指标通常为锁定时间、相位噪声以及杂散大小，在锁定状态下，电荷栗处于同开区时会有噪声电流输出，由于环路对等效输入相位噪声有低通特性，这部分噪声电流会体现为VCO输出的带内相位噪声;而CP由于充放电电流的不完全匹配，会以参考频率输出额外的同开区失配电流，引入在参考频率及其谐波处的杂散。[0005]全差分结构的优势在于可以抑制电路中引入的共模噪声，但是由于CP中差分输出端的噪声源互不相关，不属于共模噪声，输出电流噪声与单端结构相比无法得到抑制；另夕卜，由于版图布局布线不能完全匹配，且生产过程中会引入额外的mismatch，差分输出的电流可能由这些工艺偏差引入固定的直流失配，增大参考杂散。发明内容[0006]本发明克服了现有技术的不足，提供一种用于频率综合器的电流源交替互换的电荷栗电路，具有更好的噪声抑制能力，且可减小引入的参考杂散。[0007]本发明的技术方案如下：[0008]—种用于频率综合器的电流源交替互换的电荷栗电路，电荷栗包括第一电流源、第二电流源、第一电流沉、第二电流沉、第一开关、第二开关、第三开关、第四开关、第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器;所述第一电流源、第二电流源与第一数据选择器的输入端连接，所述第一数据选择器输出端与第一开关连接;所述第一电流沉、第二电流沉与第三数据选择器连接，所述第三数据选择器与第三开关连接;所述第一开关与第三开关串联，并在两者连接处作为电荷栗的输出端;所述第一电流源、第二电流源与第二数据选择器的输入端连接，所述第二数据选择器输出端与第二开关连接;所述第一电流沉、第二电流沉与第四数据选择器连接，所述第四数据选择器与第四开关连接;所述第二开关与第四开关串联，并在两者连接处作为电荷栗输出端;所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器都由第一MOS管、第二MOS管组成，所述第一MOS管、第二MOS管的G极的控制信号互为反相信号。[0009]进一步的，所述第一MOS管、第二MOS管采用PMOS管组成选择器结构，所述第一MOS管的S极、第二MOS管的S极作为数据选择器的两个输入端，所述第一MOS管的D极、第二MOS管的D极连接，并作为数据选择器的输出端。[0010]进一步的，所述第一MOS管、第二MOS管采用匪OS管的选择器结构，所述第一MOS管的D极、第二MOS管的D极作为数据选择器的两个输入端连接，所述第一MOS管的S极、第二MOS管的S极连接，并作为数据选择器的输出端连接。[0011]进一步的，所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器的选择信号端与参考时钟模块连接。[0012]本发明的优点在于:本发明在锁相环锁定状态下，PFD不输出相位差，每个参考频率周期电荷栗会有一段同开区，充放电电流同时接到输出端，此时的输出噪声电流由于环路的低通特性，体现为锁相环输出的带内相位噪声。[0013]本发明通过对差分电荷栗的输出电流的交替互换，在保证输出电流不变的情况下，实现输出噪声的频谱向高频搬移，利用锁相环环路的低通特性，来降低电荷栗对整个环路的相噪影响。[0014]本发明提出的交替互换结构也可减小由版图布局不匹配或生产工艺原因引入的DCoffset，从而减小由这部分同开区DC电流（区别于电流源、电流沉之间的失配电流）引入的参考杂散。附图说明[0015]图1为本发明的电路设计图；[0016]图2为本发明的数据选择器的电路设计图；[0017]图3为本发明的数据选择器选择另一种MOS管的电路设计图；[0018]图4为本发明的选择信号连接为参考时钟分频信号时的一种情况示意图；[0019]图5为本发明的选择信号连接为参考时钟分频信号时的另一种情况示意图；[0020]图6为本发明的在环路锁定状态下鉴频鉴相器的输入和输出产生的示意图；[0021]图7为本发明的电荷栗P输出端等效噪声电流图；[0022]图8为本发明的电荷栗_俞出端等效噪声电流图；[0023]图9为传统电荷栗结构得出的锁相环相噪曲线图；[0024]图10为本发明得出的锁相环相噪曲线图；[0025]图11为本发明电路结构与传统结构的在环路锁定时的输出电流的示意图；[0026]图12为本发明电路结构与传统结构的杂散优化效果对比图；[0027]图13为本发明的锁相环环路结构框图。具体实施方式[0028]下面结合附图和具体实施方式对本发明进一步说明。[0029]—种用于频率综合器的电流源交替互换的电荷栗电路，电荷栗包括第一电流源、第二电流源、第一电流沉、第二电流沉、第一开关、第二开关、第三开关、第四开关、第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器;所述第一电流源、第二电流源与第一数据选择器的输入端连接，所述第一数据选择器输出端与第一开关连接;所述第一电流沉、第二电流沉与第三数据选择器连接，所述第三数据选择器与第三开关连接;所述第一开关与第三开关串联，并在两者连接处作为电荷栗的输出端;所述第一电流源、第二电流源与第二数据选择器的输入端连接，所述第二数据选择器输出端与第二开关连接;所述第一电流沉、第二电流沉与第四数据选择器连接，所述第四数据选择器与第四开关连接;所述第二开关与第四开关串联，并在两者连接处作为电荷栗输出端;所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器都由第一MOS管、第二MOS管组成，所述第一MOS管、第二MOS管的G极的控制信号互为反相信号。具体如图1所示，电荷栗模型等效为包括两个电流源、两个电流沉、四个开关与四个数据选择器。所述电流源、电流沉与数据选择器连接，数据选择器与开关连接。数据选择器分别为选择器Ml、选择器M2、选择器M3、选择器M4，开关分别为开关SWl、开关SW2、开关SW3、开关SW4，其中选择器Ml与选择器M3通过开关SWl、开关SW3输出作为OUTP端，选择器M2与选择器M4通过开关SW2、开关SW4输出作为OUTN端。其中电流源ΙΡών别作为选择器M1、选择器M2的“Γ和“0”的输入信号，电流源Ip2分别作为选择器Μ1、选择器M2的“0”和“Γ输入信号，即选择器Ml和选择器M2分别选择电流源IpJP电流源Ip2中的一路输出，其选择分频信号为Se11。当Se11为高电平时，选择器Ml、选择器M2选择“Γ输入端通到输出，Sell为低电平时，则选择“0”输入端通到输出。对于电流沉Inl分别作为选择器M3、选择器M4的“Γ和“0”输入信号，电流沉1„2分别作为选择器M3、选择器M4的“〇”和“Γ输入信号。即选择器M3和选择器M4分别选择电流沉IdP电流沉1„2中的一路输出，其选择分频信号为Sel2。[0030]数据选择器MUX的功能为将输入的二路信号选择一路输出到MUX输出端。作为优选，数据选择器M1、数据选择器M2中所述第一MOS管、第二MOS管采用PMOS管的选择器结构，所述第一MOS管、第二MOS管的S极与数据选择器的两个输入端连接，所述第一MOS管、第二MOS管的D极与数据选择器的输出端连接。其中第一MOS管、第二MOS管的G极Sel与Selb的信号互为反相信号，在接入如图1中的选择分频信号时，只接入一个选择分频信号时，在Sel与Selb直接接入一个反相器，或者接入两个选择分频信号分别与SeUSelb连接。[0031]数据选择器M3、数据选择器M4中所述第一MOS管、第二MOS管采用匪OS管的选择器结构，所述第一MOS管、第二MOS管的D极与数据选择器的两个输入端连接，所述第一MOS管、第二MOS管的S极与数据选择器的输出端连接。[0032]所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器的选择信号端与参考时钟模块连接。选择信号Sell和Sel2为参考时钟Ref的分频信号，其时序关系可有多种选择。可如图4所示，Sell与Sel2为同一信号Sel，其上升沿对齐到Ref的下降沿，频率为Ref的12。也可如图5所示，Sell与Sel2的上升沿对齐到Ref的下降沿，且相互之间错开90°的相位也可为其他相位差），频率为Ref的14。[0033]实例中，只需Sell与Sel2的上升沿对齐到Ref的下降沿且频率为Ref的12NN为整数。[0034]Se11和Se12信号跳变时，会使得选择器的输出在“0”和“Γ之间切换，最终实现电流源和电流沉分别以Se11与Se12的频率交替连接到输出端OUTP、OUTN。由于数据选择器的实际实现方式为MOS开关，理想工作时其处于深三极管区或截至区，等效为一个小电阻或一个极大的电阻，但切换过程中会引入非线性因素，若在有电流输出时切换，会导致输出电流产生毛刺，所以将Sell和Sel2信号跳变时刻选择为Ref信号的下降沿，避免了输出电流产生毛刺。[0035]在锁相环路锁定中，如图13所示，还包括PFD即鉴频鉴相器，所述ΡΠ与LPF连接。图6为在环路锁定状态下鉴频鉴相器的输入和输出的示意图。pro鉴别到的相位误差通常是由鉴相精度以下的随机相位偏差累积造成，其相位差极小，与参考时钟信号周期不可比拟，故此时的鉴相输出脉冲对齐Ref信号上升沿，且持续时间极短，随后的为避免死区而增加的同开区（图中阴影部分）也极为靠近上升沿，故同开区在此状态下不会经历Ref的下降沿。将Se1跳变时刻对齐到Ref的下降沿，则可避免在输出电流的时刻产生毛刺，若采用图5方式将Sell与Sel2错开一定相位，则可避免电流源、电流沉同时发生切换，更大程度减少切换时刻对输出的影响。[0036]所述电荷栗会抑制引入的锁相环总相噪，得到一种噪声优化。即在锁定状态下，PFD不输出相位差，每个参考频率周期电荷栗会有一段同开区，充放电电流同时接到输出端，此时的输出噪声电流由于环路的低通特性，体现为锁相环输出的带内相位噪声，将电流源ΙΡι与电流沉Ιηι等效到输出端的噪声电流记为in〇i，电流源Ip2与电流沉。等效到输出端的噪声电流记为iw。在Sel频率下将差分两端电流源交替互换，在输出端0UTP、0UTN两端看到的电流噪声等效为inol与in〇2分别与两个互为反相的方波脉冲相乘后相加。如图7、图8所示，该电荷栗P输出端得到的等效噪声电流谱密度和电荷栗η输出端得到的等效噪声电流谱密度如下公式：[0039]其中inciutp为电荷栗ρ输出端得到的等效噪声电流，i_tn*电荷栗η输出端得到的等效噪声电流s和出s为两端经过的方波脉冲的传递函数；[0042]其中，T为方波的周期，即为Sel信号周期，e为自然对数底数，s为拉普拉斯变换的复频率变量；[0043]则最终的差分输出噪声电流谱密度为OUTP及OUTN两端噪声电流谱密度之差：[0045]其中idiff为差分输出的等效噪声电流：其频率响应呈9现高通特性，能有效抑制低频噪声。[0046]用MATLAB作出锁相环相噪曲线，得到采用传统电荷栗结构的曲线如图9所示，而本发明提出结构得到的相噪曲线如图10所示，其中，虚线Total为锁相环的总相噪，点线CP为电荷栗所贡献的相噪，对比两图，可以看出带内的相位噪声得到了明显的抑制，对于同一锁相环，采用传统结构电荷栗时得到的低频相噪为-115.8dBcHz，采用本发明提出结构得到的低频相噪为-126.3dBcHz，对比得到本发明提出的结构将低频相噪优化了8.5dB。[0047]另外，电荷栗由于版图布局不匹配及制造原因会对差分输出两端引入额外的DCoffset直流失配），导致在同开区会有一额外的DC电流输出，增大参考杂散，而本发明提出的交替互换结构则可减小这部分DC电流引入的参考杂散。传统结构的输出电流如图11中的Icaltl,Icaltl正向阴影部分的宽度为每个周期输出脉宽的死区长度，Icaltl阴影部分高度值为Imis，由于其输出一恒定的直流分量，环路会对这部分电流进行补偿，体现为图中细长条的反向阴影电流，其面积等于正向阴影部分，抵消直流分量。本发明提出的电路由于交替互换，输出的电流如图11中的Iciut2,Iciut2阴影部分的宽度为每个周期输出脉宽的死区长度，Iciut2阴影部分高度值为Imis，但相邻周期的电流方向相反，此时输出电流无直流分量，环路不会对这部分电流进行补偿。[0048]对上述两种输出波形求傅里叶级数，得到频谱结果如图12所示，现有技术结构的频谱为黑色粗实线，本发明提出的结构的频谱为灰色虚线，可以从图中看出，本发明提出的结构最低频谱线对应12参考频率与传统结构的最低频谱线对应参考频率大小相近，但高次谐波的能量明显要低于现有技术结构，对于宽带应用，整个频谱上杂散的总能量得到了很好的优化。[0049]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。

权利要求：1.一种用于频率综合器的电流源交替互换的电荷栗电路，其特征在于，电荷栗包括第一电流源、第二电流源、第一电流沉、第二电流沉、第一开关、第二开关、第三开关、第四开关、第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器;所述第一电流源、第二电流源与第一数据选择器的输入端连接，所述第一数据选择器输出端与第一开关连接;所述第一电流沉、第二电流沉与第三数据选择器连接，所述第三数据选择器与第三开关连接;所述第一开关与第三开关串联，并在两者连接处作为电荷栗的输出端;所述第一电流源、第二电流源与第二数据选择器的输入端连接，所述第二数据选择器输出端与第二开关连接;所述第一电流沉、第二电流沉与第四数据选择器连接，所述第四数据选择器与第四开关连接;所述第二开关与第四开关串联，并在两者连接处作为电荷栗输出端;所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器都由第一MOS管、第二MOS管组成，所述第一MOS管、第二MOS管的G极的控制信号互为反相信号。2.根据权利要求1所述的一种用于频率综合器的电流源交替互换的电荷栗电路，其特征在于，所述第一MOS管、第二MOS管采用PMOS管组成选择器结构，所述第一MOS管的S极、第二MOS管的S极作为数据选择器的两个输入端，所述第一MOS管的D极、第二MOS管的D极连接，并作为数据选择器的输出端。3.根据权利要求1所述的一种用于频率综合器的电流源交替互换的电荷栗电路，其特征在于，所述第一MOS管、第二MOS管采用匪OS管的选择器结构，所述第一MOS管的D极、第二MOS管的D极作为数据选择器的两个输入端连接，所述第一MOS管的S极、第二MOS管的S极连接，并作为数据选择器的输出端连接。4.根据权利要求1所述的一种用于频率综合器的电流源交替互换的电荷栗电路，其特征在于，所述第一数据选择器、第二数据选择器、第三数据选择器和第四数据选择器的选择信号端与参考时钟模块连接。

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